JPH0258420A - ジョセフソンゲート回路 - Google Patents
ジョセフソンゲート回路Info
- Publication number
- JPH0258420A JPH0258420A JP63209878A JP20987888A JPH0258420A JP H0258420 A JPH0258420 A JP H0258420A JP 63209878 A JP63209878 A JP 63209878A JP 20987888 A JP20987888 A JP 20987888A JP H0258420 A JPH0258420 A JP H0258420A
- Authority
- JP
- Japan
- Prior art keywords
- josephson
- junction
- stage
- gate
- output voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要）
ジョセフソンゲート回路に関し、
各種半導体回路の論理振幅を充分に満足させる出力電圧
を得ることのできるジョセフソンゲート回路を提供する
ことを目的とし、 複数のジョセフソンゲートをｍｌに接続したジョセフソ
ンゲート回路であって、 前記ジョセフソンゲートは、複数個のジョセフソン接合
および抵抗を直列に接続した第１および第２の分岐を反
対向きに並列に接続して構成され、第１の分岐のジョセ
フソン接合と抵抗の接続点に入力端子が設けられ、第２
の分岐のジョセフソン接合と抵抗の接続点に出力端子が
設けられ、該入出力端子間を接続してジョセフソンゲー
ト回路を形成するとともに、縦続に接続された複数のジ
ョセフソンゲートの後段側のジョセフソン接合の数が前
段よりも多い数として構成している。
を得ることのできるジョセフソンゲート回路を提供する
ことを目的とし、 複数のジョセフソンゲートをｍｌに接続したジョセフソ
ンゲート回路であって、 前記ジョセフソンゲートは、複数個のジョセフソン接合
および抵抗を直列に接続した第１および第２の分岐を反
対向きに並列に接続して構成され、第１の分岐のジョセ
フソン接合と抵抗の接続点に入力端子が設けられ、第２
の分岐のジョセフソン接合と抵抗の接続点に出力端子が
設けられ、該入出力端子間を接続してジョセフソンゲー
ト回路を形成するとともに、縦続に接続された複数のジ
ョセフソンゲートの後段側のジョセフソン接合の数が前
段よりも多い数として構成している。
本発明は、ジョセフソンゲート回路に関し、特に、ゲー
トの出力電圧を大きなものとして、例えば、半導体回路
とのインターフェースに好適なジョセフソンゲート回路
に関する。
トの出力電圧を大きなものとして、例えば、半導体回路
とのインターフェースに好適なジョセフソンゲート回路
に関する。
一般に、ジョセフソン素子を用いた超伝導論理回路の出
力電圧は、超伝導材料のギヤツブエネルギーの大きさに
よって決まり、例えばＮｂにオブ）の場合二二は約３ｍ
Ｖ程度である。このことは、消費電力の面では好ましい
ものの、出力電圧を他の論理回路に加える際には電圧が
小さすぎるので、例えば、負荷インピーダンスを充分に
駆動できな心、）といった不具合がある。
力電圧は、超伝導材料のギヤツブエネルギーの大きさに
よって決まり、例えばＮｂにオブ）の場合二二は約３ｍ
Ｖ程度である。このことは、消費電力の面では好ましい
ものの、出力電圧を他の論理回路に加える際には電圧が
小さすぎるので、例えば、負荷インピーダンスを充分に
駆動できな心、）といった不具合がある。
１従来の技術〕
そこで本出願人は先に、ジョセフソンゲート（特願昭６
２−１７１５５１号）を提案している。
２−１７１５５１号）を提案している。
第３図は先頃のジョセフソンデートを示す図である。第
３図において、ジョセフソンゲート１は、ｎ個のジョセ
フソン接合Ｊｌｌ、Ｊ１□・・・・・・Ｊ 、、ラミ副
接続した第１の接合群２と、この第１の接合群２の接合
数と同数のｎ個のジョセフソン接合Ｊｕｌ、ＪｔＺ−・
・・・・ＪＺｎを直列接続した第２の接合群３と、抵抗
Ｒ＋、Ｒｚとにより、ブリッジを構成しているもので、
第１の接合群２および第２の接合群３の各接合の臨界電
流＋Ｃはほぼ等しい。
３図において、ジョセフソンゲート１は、ｎ個のジョセ
フソン接合Ｊｌｌ、Ｊ１□・・・・・・Ｊ 、、ラミ副
接続した第１の接合群２と、この第１の接合群２の接合
数と同数のｎ個のジョセフソン接合Ｊｕｌ、ＪｔＺ−・
・・・・ＪＺｎを直列接続した第２の接合群３と、抵抗
Ｒ＋、Ｒｚとにより、ブリッジを構成しているもので、
第１の接合群２および第２の接合群３の各接合の臨界電
流＋Ｃはほぼ等しい。
このような構成において、バイアス電流１ ｂは、超伝
導状態にある第１の接合群２および第２の接合群３にほ
ぼ均等に流れている。すなわち、第１の接合群２および
第２の接合群３の各々にｉｂ／２が流れている。今、各
接合の臨界電流ＴＣよりもＴ ｂ 、、／ ２が小さい
場合、第１の接合群２および第２の接合群３は共に超伝
導状態を維持している。
導状態にある第１の接合群２および第２の接合群３にほ
ぼ均等に流れている。すなわち、第１の接合群２および
第２の接合群３の各々にｉｂ／２が流れている。今、各
接合の臨界電流ＴＣよりもＴ ｂ 、、／ ２が小さい
場合、第１の接合群２および第２の接合群３は共に超伝
導状態を維持している。
このようなジョセフソンゲート１に、正の電：Ａ（図中
矢印イ方向）で入力端子１１ｎを流すと、以下の動作を
呈する。
矢印イ方向）で入力端子１１ｎを流すと、以下の動作を
呈する。
すなわち、１１．、は第１の接合群２からＲ２を介して
第２の接合群３に流れ込み、この第２の接合群３におい
て、Ｉ＋、、＋（Ｉ ｂ／２）の電流が流れることどな
る。ここで、臨界電流ＩｃがＩＩｎ＋（Ｉ ｂ／２）よ
りも小さく設定されていれば、第２の接合群３のいくつ
かのジョセフソン接合は電圧状態にスイッチする。これ
により、今まで第２の接、１群３を流れていたＩ ｂ／
２が第１の接合群２−・と流れ込み、この流れ込んだ電
流（すなわち、（Ｉ ｂ／２） ＋ Ｎ ｂ／２） ＝
Ｉ ｂ）は、第１の接合群２の各接合の臨界電流より
も充分に大きいので、第１の接合群２の全ての接合は速
やかに電圧状態にス・イノチし、ＩｂＯ流路を断つ。そ
の結果、Ｉｂは第２の接合群３へと流れ込み、第２の接
合群３のスイッチしていない接合の全てをスイッチさせ
る。
第２の接合群３に流れ込み、この第２の接合群３におい
て、Ｉ＋、、＋（Ｉ ｂ／２）の電流が流れることどな
る。ここで、臨界電流ＩｃがＩＩｎ＋（Ｉ ｂ／２）よ
りも小さく設定されていれば、第２の接合群３のいくつ
かのジョセフソン接合は電圧状態にスイッチする。これ
により、今まで第２の接、１群３を流れていたＩ ｂ／
２が第１の接合群２−・と流れ込み、この流れ込んだ電
流（すなわち、（Ｉ ｂ／２） ＋ Ｎ ｂ／２） ＝
Ｉ ｂ）は、第１の接合群２の各接合の臨界電流より
も充分に大きいので、第１の接合群２の全ての接合は速
やかに電圧状態にス・イノチし、ＩｂＯ流路を断つ。そ
の結果、Ｉｂは第２の接合群３へと流れ込み、第２の接
合群３のスイッチしていない接合の全てをスイッチさせ
る。
したがって、第２の接合群３の両端から取出される出力
電圧Ｖ。、アは、各接合のギヤツブエネルギＶｇを接合
の数（ｎ個）倍したものとなり、比較的大きな出力電圧
が得られ、負荷ＲＬの駆動能力を改善することができる
。
電圧Ｖ。、アは、各接合のギヤツブエネルギＶｇを接合
の数（ｎ個）倍したものとなり、比較的大きな出力電圧
が得られ、負荷ＲＬの駆動能力を改善することができる
。
しかしながら、先願のジョセフソンゲートにあっては、
第１の接合群２および第２の接合群３の接合数ｎはバイ
アスマージンを考慮した場合でも最大１０個程度にしか
することができず、例えば、負荷を半導体回路とした場
合に、この半導体回路の論理振幅（ＣＭＯ３で１５００
ｍ Ｖ、 Ｇ ａ Ａ ｓ系ＦＥＴで８００ｍＶ、バイ
ポーラで４００ｍ Ｖ ）を満足する大きさの出力電圧
が得られない。すなわち、各種の半導体回路とインター
フェースを取ることができないといった問題点があった
。
第１の接合群２および第２の接合群３の接合数ｎはバイ
アスマージンを考慮した場合でも最大１０個程度にしか
することができず、例えば、負荷を半導体回路とした場
合に、この半導体回路の論理振幅（ＣＭＯ３で１５００
ｍ Ｖ、 Ｇ ａ Ａ ｓ系ＦＥＴで８００ｍＶ、バイ
ポーラで４００ｍ Ｖ ）を満足する大きさの出力電圧
が得られない。すなわち、各種の半導体回路とインター
フェースを取ることができないといった問題点があった
。
そこで本発明は、各種半導体回路の論理振幅を充分に満
足させる出力電圧を得ることのできるジョセフソンゲー
ト回路を提供することを目的おしている。
足させる出力電圧を得ることのできるジョセフソンゲー
ト回路を提供することを目的おしている。
［課題を解決するための手段］
本発明によるジョセフソンゲート回路は上記目的達成の
ため、複数のジョセフソンゲートを継続に接続したジョ
セフソンゲート回路であって、前記ジョセフソンゲート
は、複数個のジョセフソン接合および抵抗を直列に接続
した第１および第２の分岐を反対向きに並列に接続して
構成され、第１の分岐のジョセフソン接合と抵抗の接続
点に入力端子が設けられ、第２の分岐のジョセフソン接
合と抵抗の接続点に出力端子が設けられ、該入出力端子
間を接続し４てジョセフソンゲート回路を形成するとと
もに、縦続に接続された複数のジョセフソンゲートの後
段側のジョセフソン接合の数が前段よりも多い数で構成
されている。
ため、複数のジョセフソンゲートを継続に接続したジョ
セフソンゲート回路であって、前記ジョセフソンゲート
は、複数個のジョセフソン接合および抵抗を直列に接続
した第１および第２の分岐を反対向きに並列に接続して
構成され、第１の分岐のジョセフソン接合と抵抗の接続
点に入力端子が設けられ、第２の分岐のジョセフソン接
合と抵抗の接続点に出力端子が設けられ、該入出力端子
間を接続し４てジョセフソンゲート回路を形成するとと
もに、縦続に接続された複数のジョセフソンゲートの後
段側のジョセフソン接合の数が前段よりも多い数で構成
されている。
本発明では、任意の段のジョセフソンゲートの出力電圧
の大きさが、その段の入力電圧をその段の接合の数倍し
たものとなり、そして、後段になるにつれて出力電圧の
倍加程度が大きくなる。
の大きさが、その段の入力電圧をその段の接合の数倍し
たものとなり、そして、後段になるにつれて出力電圧の
倍加程度が大きくなる。
したがって、ジョセフソンゲートの縦続段数を適当なも
のとすることで、最後段のジョセフソンゲートから所望
の大きさの出力電圧が得られ、例えば、ＣＭＯＳの論理
振幅１５００ｍ Ｖを満足させられる。
のとすることで、最後段のジョセフソンゲートから所望
の大きさの出力電圧が得られ、例えば、ＣＭＯＳの論理
振幅１５００ｍ Ｖを満足させられる。
凰理災所
第１図は本発明の原理説明図である。第１図において、
１０．１１は縦続接続されたジョセフソンゲートであり
、−例として２段の縦続例を示す。前段のジョセフソン
ゲート１０は、複数（ｎ）個のジョセフソン接合Ｊ１、
Ｊ、□・・・・・・Ｊｌｎおよび抵抗Ｒ３を直列に接続
した第１の分岐１ｏａと、複数（ｎ）個のジョセフソン
接合Ｊ２いＪ ２□・・・・・・Ｊ２ｈおよび抵抗Ｒ２
を直列に接続した第２の分岐１ｏｂと、を有し、これら
の第１の分岐］、Ｏａおよび第２の分岐１０ｂは反対の
向きで並列に接続されている。
１０．１１は縦続接続されたジョセフソンゲートであり
、−例として２段の縦続例を示す。前段のジョセフソン
ゲート１０は、複数（ｎ）個のジョセフソン接合Ｊ１、
Ｊ、□・・・・・・Ｊｌｎおよび抵抗Ｒ３を直列に接続
した第１の分岐１ｏａと、複数（ｎ）個のジョセフソン
接合Ｊ２いＪ ２□・・・・・・Ｊ２ｈおよび抵抗Ｒ２
を直列に接続した第２の分岐１ｏｂと、を有し、これら
の第１の分岐］、Ｏａおよび第２の分岐１０ｂは反対の
向きで並列に接続されている。
また、後段のジョセフソンゲート１１は、１（ｍ、但し
、ｍ＞ｎ）個のジョセフソン接合ＪＪＩ！、Ｊｌ３、Ｊ
ｌ４・・・・・・Ｊｌおよび抵抗Ｒ１′を直列に接続し
た第１の分岐１１ａと、複数（ｍ）個のジョセフソン接
合ＪＺＩ、Ｊ２□、Ｊ２３、Ｊｌ４・・・・・・、１２
１および抵抗Ｒ２′を直列に接続した第２の分岐１１ｂ
と、を有し、これらの第１の分岐１１ａおよび第２の分
岐１１ｂは反対の向きで並列に接続されている。
、ｍ＞ｎ）個のジョセフソン接合ＪＪＩ！、Ｊｌ３、Ｊ
ｌ４・・・・・・Ｊｌおよび抵抗Ｒ１′を直列に接続し
た第１の分岐１１ａと、複数（ｍ）個のジョセフソン接
合ＪＺＩ、Ｊ２□、Ｊ２３、Ｊｌ４・・・・・・、１２
１および抵抗Ｒ２′を直列に接続した第２の分岐１１ｂ
と、を有し、これらの第１の分岐１１ａおよび第２の分
岐１１ｂは反対の向きで並列に接続されている。
なお、ＲＩＨ＋ −、Ｒ＋Ｎｔは各々入力抵抗、Ｒｏ、
Ｒｂ２は各々バイアス抵抗、ＴＲは負荷としてのＭＯＳ
トランジスタである。
Ｒｂ２は各々バイアス抵抗、ＴＲは負荷としてのＭＯＳ
トランジスタである。
今、前段のジョセフソンゲートｌＯに対して、ギャップ
電圧Ｖｇのジョセフソンゲート（図示せず）からの出力
電圧が加えられたと考える。この場合、ジョセフソンゲ
ート１０の第２の分岐１０ｂの全ての接合Ｊ２いＪ２□
・・・・・・Ｊ２．、がスイッチして、ジョセフソンゲ
ート１０の出力電圧は、ｎＸＶｇとなり、後段のジョセ
フソンゲート１１にはｎ倍のＶｇが与えられる。そして
、後段のジョセフソンゲート１１の第２の分岐１１ｂが
スイッチすると、このジョセフソンゲー目１からはＶｇ
をｎ倍した大きさの電圧がＭＯＳトランジスタＴＲに加
えられる。
電圧Ｖｇのジョセフソンゲート（図示せず）からの出力
電圧が加えられたと考える。この場合、ジョセフソンゲ
ート１０の第２の分岐１０ｂの全ての接合Ｊ２いＪ２□
・・・・・・Ｊ２．、がスイッチして、ジョセフソンゲ
ート１０の出力電圧は、ｎＸＶｇとなり、後段のジョセ
フソンゲート１１にはｎ倍のＶｇが与えられる。そして
、後段のジョセフソンゲート１１の第２の分岐１１ｂが
スイッチすると、このジョセフソンゲー目１からはＶｇ
をｎ倍した大きさの電圧がＭＯＳトランジスタＴＲに加
えられる。
すなわち、′４？１ｂｉされたジョセフソンゲートは後
段になるにつれて接合の数が多くなっており、この接合
の数の上限は、前段からの信号の大きさによって決めら
れる。したがって、最終段の必要な出力信号の大きさを
決めるにあたっては、縦続数と各段の接合数の増加程度
とを適当に設定していけばよい。
段になるにつれて接合の数が多くなっており、この接合
の数の上限は、前段からの信号の大きさによって決めら
れる。したがって、最終段の必要な出力信号の大きさを
決めるにあたっては、縦続数と各段の接合数の増加程度
とを適当に設定していけばよい。
以下、本発明を図面に基づいて説明する。
第２図は本発明に係るジョセフソンゲート回路の一実施
例を示す図であり、ＣＭＯＳとのインターフェースをと
るようにした例である。
例を示す図であり、ＣＭＯＳとのインターフェースをと
るようにした例である。
第２図において、２０はジョセフソンゲート回路、２１
はＰチャネルＭＯＳトランジスタ２１ａおよびＮチャネ
ルＭＯ５Ｉ−ランジスタ２１ｂを有するＣＭＯＳインバ
ータ回路であり、上記ジョセフソンデート回路２０は、
１段目のジョセフソンゲート２２．２段目のジョセフソ
ンゲート２３．３段目のジョセフソンゲート２４を縦続
に接続して構成されている。
はＰチャネルＭＯＳトランジスタ２１ａおよびＮチャネ
ルＭＯ５Ｉ−ランジスタ２１ｂを有するＣＭＯＳインバ
ータ回路であり、上記ジョセフソンデート回路２０は、
１段目のジョセフソンゲート２２．２段目のジョセフソ
ンゲート２３．３段目のジョセフソンゲート２４を縦続
に接続して構成されている。
１段目のジョセフソンゲート２２は、９ｐ界電流１゜の
ジョセフソン接合を８個直列に接続した第１の接合群２
２ａおよび第２の接合群２２ｂと、抵抗値ＲＯの抵抗Ｒ
２□およびＲ２□、とを有している。２段目のジョセフ
ソンゲート２３は、臨界電流２ＸＩ０のジョセフソン接
合を６４個直列に接続した第１の接合群２３ａおよび第
２の接合群２３ｂと、抵抗値４×ＲＯの抵抗Ｒ１，およ
びＲｔｌｂとを有している。３段目のジョセフソンゲー
ト２４は、臨界電流４×ＩＯのジョセフソン接合を５１
２１２個直接続した第１の接合群２４ａおよび第２の接
合群２４ｂと、抵抗値１６ＸＲｏの抵抗Ｒ２４１および
Ｒ２ａｂとを有している。
ジョセフソン接合を８個直列に接続した第１の接合群２
２ａおよび第２の接合群２２ｂと、抵抗値ＲＯの抵抗Ｒ
２□およびＲ２□、とを有している。２段目のジョセフ
ソンゲート２３は、臨界電流２ＸＩ０のジョセフソン接
合を６４個直列に接続した第１の接合群２３ａおよび第
２の接合群２３ｂと、抵抗値４×ＲＯの抵抗Ｒ１，およ
びＲｔｌｂとを有している。３段目のジョセフソンゲー
ト２４は、臨界電流４×ＩＯのジョセフソン接合を５１
２１２個直接続した第１の接合群２４ａおよび第２の接
合群２４ｂと、抵抗値１６ＸＲｏの抵抗Ｒ２４１および
Ｒ２ａｂとを有している。
なお、Ｖ Ｄ Ｄ ％ Ｖ ５ Ｂは各々ＣＭＯ５ＯＵ
Ｔの論理振幅を決定するＨ４論理側電源およびＬＯ論理
側電源、ＲＩＨｌＺ、ＲＩＮ！１、Ｒ，Ｎ、４は各段毎
の入力抵抗である。また、ＶＣＣはバイアス用電源であ
り、各段のバイアス電流はバイアス設定抵抗Ｒｂｔｔ、
Ｒｂｚｓ 、Ｒｂｔａにより設定される。例えば、１段
目のジョセフソンゲート２２のバイアス電流１ｂｚｚは
、次式ので設定され、 Ｉｂ、□−２Ｘ （１０）Ｘα ・・・・・・■但し、
α〈１ ２段目のジョセフソンゲート２３のバイアス電流Ｉｂｚ
ｓは次式■で設定され、 Ｉ ｂｚｓ＝２Ｘ （２Ｘ ｒ ｏ）Ｘα ・・・・
・・■３段目のジョセフソンゲート２４のバイアス電流
ｒｂ２．は次式■で設定される。
Ｔの論理振幅を決定するＨ４論理側電源およびＬＯ論理
側電源、ＲＩＨｌＺ、ＲＩＮ！１、Ｒ，Ｎ、４は各段毎
の入力抵抗である。また、ＶＣＣはバイアス用電源であ
り、各段のバイアス電流はバイアス設定抵抗Ｒｂｔｔ、
Ｒｂｚｓ 、Ｒｂｔａにより設定される。例えば、１段
目のジョセフソンゲート２２のバイアス電流１ｂｚｚは
、次式ので設定され、 Ｉｂ、□−２Ｘ （１０）Ｘα ・・・・・・■但し、
α〈１ ２段目のジョセフソンゲート２３のバイアス電流Ｉｂｚ
ｓは次式■で設定され、 Ｉ ｂｚｓ＝２Ｘ （２Ｘ ｒ ｏ）Ｘα ・・・・
・・■３段目のジョセフソンゲート２４のバイアス電流
ｒｂ２．は次式■で設定される。
Ｉｂｚ４＝２Ｘ （４Ｘｒｏ）Ｘα ・・・・・・■こ
のような構成において、入力電圧ＶＩが加えられていな
いとすると、１段目のジョセフソンゲート２２．２段目
のジョセフソンゲート２３および３段目のジョセフソン
ゲート２４の各接合を流れるバイアス電流は、臨界電流
（１段目でＴｏ、２段目で２Ｔｏ、３段目で４Ｔｏ＞以
下なので全ての接合は超伝導状態にある。今、Ｖｇ（例
えばＮｂのギャップエネルギー３ｍＶに相当する電圧）
の大きさの入力電圧Ｖｉが１段目のジョセフソンゲート
２２に与えられると、このＶｇによるコントロール電流
ＩＣＴが、第１の接合群２２ａから抵抗Ｒ２□ゎを介し
て第２の接合群２２ｂに流れ込み、第２の接合群２２ｂ
の接合の少なくともひとつをスイッチさせる。これによ
り、第２の接合群２２ｂを流れていたバイアス電流（【
ｂ２□／２）が第１の接合群２２ａ側に加算され、第１
の接合群２２ａの全ての接合は速やかにスイッチしてバ
イアス電流ｒｂ、ｔの流路を遮断する。このため、Ｉｂ
ｔｚは第２の接合群２２ｂ側を流れることと・なり、第
２の接合群２２ｂのスイッチしていなかった残りの接合
を全てスイッチさせる。その結果、１段目のジョセフソ
ンゲート２２からの出力電圧ＶＯＩは、第２の接合群２
２ｂの各接合のギャップエネルギーを接合数（１段目で
は８個）倍した値となり、仮に上記ギャップエネルギー
がＶｉのＶｇと等しいものとすると、（Ｖ。１＝■ｇ×
８）が得られる。
のような構成において、入力電圧ＶＩが加えられていな
いとすると、１段目のジョセフソンゲート２２．２段目
のジョセフソンゲート２３および３段目のジョセフソン
ゲート２４の各接合を流れるバイアス電流は、臨界電流
（１段目でＴｏ、２段目で２Ｔｏ、３段目で４Ｔｏ＞以
下なので全ての接合は超伝導状態にある。今、Ｖｇ（例
えばＮｂのギャップエネルギー３ｍＶに相当する電圧）
の大きさの入力電圧Ｖｉが１段目のジョセフソンゲート
２２に与えられると、このＶｇによるコントロール電流
ＩＣＴが、第１の接合群２２ａから抵抗Ｒ２□ゎを介し
て第２の接合群２２ｂに流れ込み、第２の接合群２２ｂ
の接合の少なくともひとつをスイッチさせる。これによ
り、第２の接合群２２ｂを流れていたバイアス電流（【
ｂ２□／２）が第１の接合群２２ａ側に加算され、第１
の接合群２２ａの全ての接合は速やかにスイッチしてバ
イアス電流ｒｂ、ｔの流路を遮断する。このため、Ｉｂ
ｔｚは第２の接合群２２ｂ側を流れることと・なり、第
２の接合群２２ｂのスイッチしていなかった残りの接合
を全てスイッチさせる。その結果、１段目のジョセフソ
ンゲート２２からの出力電圧ＶＯＩは、第２の接合群２
２ｂの各接合のギャップエネルギーを接合数（１段目で
は８個）倍した値となり、仮に上記ギャップエネルギー
がＶｉのＶｇと等しいものとすると、（Ｖ。１＝■ｇ×
８）が得られる。
２段目のジョセフソンゲート２３は、このＶ。、を受け
て１段目のジョセフソンゲート２２と同様の動作でスイ
ッチし、２段目のジョセフソンゲート２３の出力電圧Ｖ
ａｔは、（Ｖｏｚ＝ Ｖ ｇ Ｘ６４）となる。
て１段目のジョセフソンゲート２２と同様の動作でスイ
ッチし、２段目のジョセフソンゲート２３の出力電圧Ｖ
ａｔは、（Ｖｏｚ＝ Ｖ ｇ Ｘ６４）となる。
そして、３段目のジョセフソンゲート２４は、このＶＯ
Ｗを受けてスイッチ動作し、３段目のジョセフソンゲー
ト２４の出力電圧ＶＯ３は、（Ｖｏｘ＝ＶｇＸ５１２）
となる。ここで、１段目のジョセフソンゲート２２．２
段目のジョセフソンゲート２３および３段目のジョセフ
ソンゲート２４の各接合の材料をＮｂ ／ Ａ Ｉ！
Ｏｘ ／ Ｎ ｂとすると、その接合１個あたりのギャ
ップエネルギーは約３ｍＶであるから、ＶＯ３は、（Ｖ
ｏｓ＝３ｍＶｘ ５１２＃１５００ｍＶ）となり、ＣＭ
Ｏ３の論理振幅（１５００ｍＶ）を満足することができ
る。
Ｗを受けてスイッチ動作し、３段目のジョセフソンゲー
ト２４の出力電圧ＶＯ３は、（Ｖｏｘ＝ＶｇＸ５１２）
となる。ここで、１段目のジョセフソンゲート２２．２
段目のジョセフソンゲート２３および３段目のジョセフ
ソンゲート２４の各接合の材料をＮｂ ／ Ａ Ｉ！
Ｏｘ ／ Ｎ ｂとすると、その接合１個あたりのギャ
ップエネルギーは約３ｍＶであるから、ＶＯ３は、（Ｖ
ｏｓ＝３ｍＶｘ ５１２＃１５００ｍＶ）となり、ＣＭ
Ｏ３の論理振幅（１５００ｍＶ）を満足することができ
る。
このように本実施例では、複数のジョセフソンゲートを
縦続に接続し、各段の接合数を後段になるにつれて多く
している。すなわち、各段の接合数の上限は、入力信号
電圧によって制限されるが、各段毎に順次入力信号電圧
を増大しているので、後段の接続数を所望の数だけ容易
に大きなものとすることができる。したがって、ジョセ
フソンゲートの出力電圧をＣＭＯ３に与えるに際し、最
終段の接合数を例えば５１２個として、ＣＭＯ３に必要
な１５００ｍ Ｖ振幅の出力信号を得ることができ、ジ
ョセフソンゲートとＣＭＯ３とのインターフェースをと
ることができる。
縦続に接続し、各段の接合数を後段になるにつれて多く
している。すなわち、各段の接合数の上限は、入力信号
電圧によって制限されるが、各段毎に順次入力信号電圧
を増大しているので、後段の接続数を所望の数だけ容易
に大きなものとすることができる。したがって、ジョセ
フソンゲートの出力電圧をＣＭＯ３に与えるに際し、最
終段の接合数を例えば５１２個として、ＣＭＯ３に必要
な１５００ｍ Ｖ振幅の出力信号を得ることができ、ジ
ョセフソンゲートとＣＭＯ３とのインターフェースをと
ることができる。
また、本実施例では、出力信号の電圧のみならず、電流
量も大きくしている。すなわち、１段目のジョセフソン
ゲート２２のｌｏに対して、２段目のジョセフソンゲー
ト２３を２倍のｌ０１３段目のジョセフソンゲート２４
を４倍の１０としているので、ＣＭＯＳインバータ回路
２１を４倍のＩＯに相当する大きな出力電流で駆動する
ことができ、０ＭＯ３等の容量性負荷を駆動するに際し
、好ましいものとすることができる。
量も大きくしている。すなわち、１段目のジョセフソン
ゲート２２のｌｏに対して、２段目のジョセフソンゲー
ト２３を２倍のｌ０１３段目のジョセフソンゲート２４
を４倍の１０としているので、ＣＭＯＳインバータ回路
２１を４倍のＩＯに相当する大きな出力電流で駆動する
ことができ、０ＭＯ３等の容量性負荷を駆動するに際し
、好ましいものとすることができる。
なお、本実施例ではＣＭＯ３論理を例としたが、各段の
接合数を適当なものとすることで、他の半導体回路の論
理にも容易に対応させることができる。
接合数を適当なものとすることで、他の半導体回路の論
理にも容易に対応させることができる。
本発明によれば、縦続に接続されたジョセフソンゲート
各段の接合数を、後段になるにつれて多くしているので
、初段のゲートに入力された信号電圧を最終段のゲート
から出力させるに際し、その最終段のゲートの接合数に
応じて大きくして取出すことができる。したがって、例
えばＣＭＯＳの論理振幅を満足させるに充分な出力電圧
を得ることができ、各種半導体回路とのインターフェー
スをとることができる。
各段の接合数を、後段になるにつれて多くしているので
、初段のゲートに入力された信号電圧を最終段のゲート
から出力させるに際し、その最終段のゲートの接合数に
応じて大きくして取出すことができる。したがって、例
えばＣＭＯＳの論理振幅を満足させるに充分な出力電圧
を得ることができ、各種半導体回路とのインターフェー
スをとることができる。
第１図は本発明の原理説明図、
第２図は本発明に係るジョセフソンゲート回路の一実施
例を示すその構成図、 第３図は従来例を示すその構成図である。 １０．１１・・・・・・ジョセフソンゲート、１０ａ、
ｌｌａ・・・・・・第１の分岐、１０ｂ、ｌｌｂ・・・
・・・第２の分岐。 代 理 人 弁理士 井 桁 貞 −
例を示すその構成図、 第３図は従来例を示すその構成図である。 １０．１１・・・・・・ジョセフソンゲート、１０ａ、
ｌｌａ・・・・・・第１の分岐、１０ｂ、ｌｌｂ・・・
・・・第２の分岐。 代 理 人 弁理士 井 桁 貞 −
Claims (1)
- 【特許請求の範囲】 複数のジョセフソンゲートを縦続に接続したジョセフソ
ンゲート回路であって、 前記ジョセフソンゲートは、複数個のジョセフソン接合
および抵抗を直列に接続した第１および第２の分岐を反
対向きに並列に接続して構成され、第１の分岐のジョセ
フソン接合と抵抗の接続点に入力端子が設けられ、 第２の分岐のジョセフソン接合と抵抗の接続点に出力端
子が設けられ、 該入出力端子間を接続してジョセフソンゲート回路を形
成するとともに、 縦続に接続された複数のジョセフソンゲートの後段側の
ジョセフソン接合の数が前段よりも多い数としたことを
特徴とするジョセフソンゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209878A JPH0258420A (ja) | 1988-08-24 | 1988-08-24 | ジョセフソンゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209878A JPH0258420A (ja) | 1988-08-24 | 1988-08-24 | ジョセフソンゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258420A true JPH0258420A (ja) | 1990-02-27 |
Family
ID=16580142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209878A Pending JPH0258420A (ja) | 1988-08-24 | 1988-08-24 | ジョセフソンゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258420A (ja) |
-
1988
- 1988-08-24 JP JP63209878A patent/JPH0258420A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6281707B1 (en) | Two-stage Muller C-element | |
| JPH0258420A (ja) | ジョセフソンゲート回路 | |
| JPH0313120A (ja) | 差動増幅回路 | |
| EP0069534B1 (en) | Superconducting logic circuit | |
| JPS6250001B2 (ja) | ||
| JPS59214311A (ja) | 集積回路装置 | |
| US4559459A (en) | High gain non-linear threshold input Josephson junction logic circuit | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH04292015A (ja) | 高出力スイッチング・トランジスタを制御する回路 | |
| EP0074604B1 (en) | Circuit utilizing josephson effect | |
| JPH02179121A (ja) | インバータ回路 | |
| EP0138126A2 (en) | Logic circuit with low power structure | |
| JP2706392B2 (ja) | レベルシフト回路 | |
| JP2546398B2 (ja) | レベル変換回路 | |
| JPS62188421A (ja) | 入力回路 | |
| JPS61206316A (ja) | ジヨセフソン駆動回路 | |
| KR940007954B1 (ko) | BiCMOS 구동회로 | |
| JPS6334657B2 (ja) | ||
| JPS61163651A (ja) | マスタスライス集積回路装置 | |
| JPH0369211A (ja) | 論理回路 | |
| JPH02292910A (ja) | マスタ・スレーブ型フリップ・フロップ回路 | |
| JPH0334723A (ja) | ゲートアレイ型半導体集積回路装置 | |
| JPH0558291B2 (ja) | ||
| JPH02254698A (ja) | 極性切換型ジョセフソン駆動回路 | |
| JPH0456513A (ja) | 論理回路 |