JPH0259868A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は画像処理装置に関し、特にカラー・フレーム
・メモリに高速でアクセスできるようにした画像処理装
置に関する。

（従来の技術） 本出願人によって以前に出願された特願昭６２−２２４
２９０号に説明されているように、ｎブレーン（ｎは整
数）のカラー・フレーム・メモリのデータ処理速度は、
１ブレーンのモノクロ・フレーム・メモリのデータ処理
速度に対して１　／　ｎに低下する。

そこで、本発明者は、カラー・モノクロ変換機能によっ
て、モノクロのデータ処理と同等の処理速度を得る発明
をし、該発明を前記出願の中で詳細に説明した。

（発明が解決しようとする課８） 前記従来装置においては、カラー・フレーム・メモリの
データをモノクロ・フレーム・メモリのデータと同等の
速度で処理することができるが、該処理を用いてさらに
他の画像処理を行うというところまでは言及されていな
かった。また、前記従来装置においては、カラー・モノ
クロ変換をマルチプレクサで行っていたので、多色のカ
ラーをモノクロに変換するのに、やや難点があった。

本発明の目的は、前記した従来技術を改善し、新規でか
つ有用な画像処理を行うことができる画像処理装置を提
供することにある。また、他の目的は、前記難点を改良
した画像処理装置を提供することにある。

（課題を解決するための手段および作用）本発明は、前
記目的を達成するために、複数枚のカラー・プレーンと
これに接続されたデータバスからなるフレームメモリと
、該フレームメモリのカラー・プレーンから読み出され
た複数ビットのカラー・ピクセル・データを１ビットの
モノクロ・ビクセル・データに変換するカラー・モノク
ロ変換ＲＡＭ手段と、該フレームメモリに対して描画処
理を行うＣＰＵからのモノクロ・ピクセル・データと前
記カラー・モノクロ変換によりて得られたモノクロ・ビ
クセル・データとを論理演算する手段とを具備し、該論
理演算結果を前記カラー・プレーンへの書込みデータと
した点に特徴がある。

また、上記の装置に、前記カラー・プレーンの各ブレー
ン毎に、ブレーン上のビクセル・データと前：ｃ！書込
みデータとを再度論理演算する手段を、さらに付加した
点に特徴がある。

本発明によれば、前記フレームメモリの複数枚のカラー
・プレーンから、複数ビクセルのデータが並列的に読み
出され、前記カラー・モノクロ変換ＲＡＭ手段に送られ
る。そうすると、該カラー・モノクロ変換ＲＡＭ手段は
このデータを並列処理し、１ピクセルのカラー・データ
を１ビットのモノクロ・ピクセル・データに変換する。

この結果、該カラー・モノクロ変換ＲＡＭ手段からは、
前記ピクセル数と同数のモノクロ・ビクセル・データが
出力される。

該モノクロ・ピクセル・データは論理演算手段に送られ
る。また、該論理演算手段にはＣＰＵからのモノクロ・
ビクセル・データが送られてくるので、この二つのモノ
クロ・ピクセル・データは、該論理演算手段に前もって
設定された論理演算式に従って論理演算され、その結果
は前記フレームメモリの複数枚のカラー・プレーンに送
られる。

このようにして、該フレームメモリ内のあるエリアのデ
ータを他のエリアに転送する処理、該フレームメモリ内
のデータとＣＰＵ側から送られてきたデータとの合成す
る処理等の種々の画像処理を高速に行うことができる また、前記カラー・モノクロ変換をＲＡＭで行うように
したので、前記従来装置の難点を解消することができる
。

（実施例） 以下に、図面を参照して、本発明の詳細な説明する。第
１図は本発明の一実施例のブロック図を示す。

図において、１はＣＰＵであり、該ＣＰＵ１はアドレス
バス２とデータバス９に接続されている。

該アドレスバス２にはデコーダ３が接続され、該アドレ
スバス２の一部２゛にはカラー・モノクロ変換ＲＡＭ７
が接続されている。また、前記データバス９には、フレ
ーム・メモリ・コントローラ（以下、コントローラと略
す）１０と、論理演算指定レジスタ５と、論理演算器１
９と、ゲート１１と、カラー・モノクロ変換ＲＡＭ７と
が接続されている。

前記デコーダ３は、前記コントローラ１０へのフレーム
・メモリ・アクセス信号４、論理演算指定レジスタ５へ
の書込み信号６およびカラー・モノクロ変換ＲＡＭ７へ
の書込み信号８を出力する。

該コントローラ１０からはＤＲＡＭコントロールライン
１２が伸びていて、該ＤＲＡＭコントロールライン１２
にはＤＲＡＭＩ　３　ａ　〜１３　ｄが接続されている
。また、該コントローラ１０からは、制御ライン２１，
２２および２３が伸びており、制御ライン２１にはゲー
ト１５ａ〜１５ｄが接続されている。制御ライン２２に
はラッチ１７が接続されており、また制御ライン２３に
はゲート１１が接続されている。該コントローラ１０が
らは、また切替え信号２４が出力され、該切替え信号２
４は前記カラー・モノクロ変換ＲＡＭ７に送られる。

前記ＤＲＡＭ１３８〜１３ｄの各々はカラー・プレーン
を構成しており、フレームメモリと総称されるものであ
る。ｍＤＲＡＭ１３ａ〜１３ｄは前記コントロールライ
ン１２を通って送られてきた制御信号に従って動作する
論理演算機能を有している。すなわち、ＤＲＡＭ１３ａ
〜１３ｄは論理演算機能の付いたＤＲＡＭで構成されて
いる。

該ＤＲＡＭ１３　ａ　〜１３　ｄのデータライン１４ａ
〜１４ｄにはカラー・モノクロ変換ＲＡＭ？および前記
ゲート１５ａ〜１５ｄが接続されている。

なお、該ＤＲＡＭＩ　３　ａ　〜１３　ｄとしては、論
理演算機能の付いていないＤＲＡＭも使用することがで
きる。すなわち、書込みの許可／不許可を設定し、演算
を行わない、従来のカラー・フレーム・メモリによって
構成してもよい。したがって、ＤＲＡＭＩ　３　ａ〜１
３ｄに論理演算機能を持たせることは、本発明に必須の
要件ではない。

該カラー・モノクロ変換ＲＡＭ７の出力１６はラッチ１
７に接続され、その出力１８は論理演算器１９に接続さ
れている。また、該出力１８はゲート１１を介してデー
タバス９に接続されている。

論理演算器１９は、データバス９を通って入力してきた
ＣＰＵＩからのデータと前記ラッチ１７からの出力１８
とを、前記論理演算指定レジスタ５からの論理演算式で
論理演算し、その結果のデータ２０を前記ゲート１５ａ
〜１５ｄおよびデータライン１４ａ　〜１４ｄを介して
、ＤＲＡＭ１３ａ〜１３ｄに送る。

次に、前記カラー・モノクロ変換ＲＡＭ７の内部回路を
第２図を参照して説明する。図中、第１図と同符号は同
一または同等物を示す。

ＤＲＡＭＩ　３　ａ　〜１３　ｄのデータライン１４ａ
〜１４ｄは、本実施例では、それぞれ８本のラインから
構成されている。このため、本実施例では、各ＤＲＡＭ
１３ａ〜１３ｄ換言すれば各ブレーンに対して８ビクセ
ル単位でアクセスできるように構成されていると言うこ
とができる。各ブレーンの同じピクセルに対応するデー
タ２５ａ、２５ｂ。

・・・・・・はマルチプレクサ２６ａ、２６ｂ、・・・
・・・に入力する。該データ２５ａ、２５ｂ、・・・・
・・は該カラー・モノクロ変換ＲＡＭ７のアクセス・ア
ドレスとして利用される。該マルチプレクサ２６ａ１２
６ｂ、・・・・・・の同じ側の人力には、前記コントロ
ーラ１０から送られてくる切替え信号２４が接続されて
いる。該切替え信号２４は、後述の説明から明らかにな
るように、前記ＤＲＡＭＩ　３　ａ〜１３ｄからデータ
を読み出す時には例えば“０”となり、逆に該ＤＲＡＭ
Ｉ　３　ａ　〜１３　ｄにデータを書込む時には例えば
“１″となる信号である。

一方、該マルチプレクサ２５ａ、２６ｂ、・・・・・・
の反対側の入力には、ＣＰＵＩから延びているアドレス
バス２の一部２″が接続されている。さらに、該マルチ
プレクサ２６ａ、２６ｂ、・・・・・・の制御信号入力
端子には、前記デコーダ３からの書込み信号８が入力す
るように構成されている。該マルチプレクサ２６ａ、２
６ｂ、・・・・・・は、書込み信号８が存在する時には
前記アドレスバス２′を選択し、一方、該書込み信号８
が存在しない時には、切替え信号２４とデータ２５ａ％
２５ｂ％・・・・・・を選択する。

該マルチプレクサ２６ａｂ２６ｂｓ・・・・・・の出力
２８　ａ、　２８　ｂ、−−−・・−は、ＲＡＭ２７　
ａ、２７　ｂ。

・・・・・・のアドレス端子Ａに接続されている。該Ｒ
ＡＭ２７ａ、２７ｂ、・・・・・・のデータ入力端子Ｄ
ｉｎには前記ＣＰＵＩから延びているデータライン９の
一部９゛が入力する。また、該ＲＡＭ２７　ａ。

２７ｂ１・・・・・・のライトイネーブル端子Ｗには、
前記デコーダ３からの書込み信号８が入力する。したが
って、該書込み信号８が存在する時には、ＲＡＭ２７　
ａ、２７ｂ、　・−・−に前記ＣＰＵＩからのデータを
書込む動作が行われる。一方、該書込み信号８が存在し
ない時には、該ＲＡＭ２７ａ、２７ｂ、・・・・・・か
らデータを読み出す動作が行われる。

該ＲＡＭ２７　ａ、２７ｂ、　・＝−・・の出力２９ａ
。

２９ｂ１・・・・・・すなわち出力１６は前記ラッチ１
７へ送られる。

該ＲＡＭ２７ａ、２７ｂ、・・・・・・の各々の中には
、例えば第３図（ａ）　、（ｂ）に示されＣいるような
２つの変換テーブルが格納されている。同図（ａ）は読
みだし用の変換テーブル、同図（ｂ）は書込み用の変換
テーブルである。なお、後述の説明から明らかになるよ
うに、該図中のデータに関しては、画像処理の動作が開
始される前に、ＣＰＵ１によって、１６組みのデータの
中の１つの組みのデータが設定される。すなわち、 “１０００００００００００００００””０１００００
００００００００００’　　・・・・・・・・“０００
００００００００００００１″の中の１組みのデータが
設定される。

また、前記論理演算指定レジスタ５には、ＣＰＵＩから
データ線９を通って送られてきた、１６進（ヘキサデシ
マル）の論理演算コード０〜ｆのうちの一つが一時的に
記憶される。該レジスタ５に記憶されたデータが論理演
算器１９に送られると、該論理演算器１９は第４図に示
されている演算式の論理演算を行う。

該第４図において、前記レジスタ５から論理演算器１９
に送られてくる論理演算コードは、ＦＵＮＣとして表さ
れている。また、ＣＰＵＩからデータ線９を経て送られ
てくるデータはソース・データＳであり、ラッチ１７か
ら入力するデータはデスティネーション・データＤとし
て表されている。

例えば、前記ＦＵＮＣが“０”の時は、ソース・データ
Ｓおよびデスティネーション・データＤとは無関係に出
力が“ｏ　ｏ　ｏ　ｏ’になる演算が行われる。ＦＵＮ
Ｃが“１″の時は、デスティネーション・データＤとソ
ース・データＳの論理積（ＡＮＤ）の演算が行われる。

ＦＵＮＣが５＃の時は、ソース・データＳをそのまま出
力する演算が行われる。また、ＦＵＮＣが６″の時は、
デスティネーション・データＤとソース・データＳの排
他的論理和（ＥＯＲ）の演算が行われる。

ここで、ＦＵＮＣが“０＃　　“Ｓ″　　ａ“ｆ”の場
合、ソース・データのみしか必要ないため、ＣＰＵ１の
書き込みアクセスに対して、ただちに、ＤＲＡＭＩ　３
　ａ〜１３ｄに対する書き込みが行われる。その他のコ
ードの場合は、ＣＰＵ１の書き込みアクセスに対して、
その対象アドレスのデータ（デスティネーション参デー
タ）が−度読み出、されてモノクロ変換された後ラッチ
１７に保持され、そのデータと、ＣＰＵＩがらの書き込
みデータとの論理ｅＬ算が行われる。

また、前記ＤＲＡＭ１３　ａ　〜１３　ｄにおいても、
コントローラ１２からコントロールライン１２の一部を
経て送られてくる１６進（ヘキサデシマル）の論理演算
コード０〜ｆに基づいて、前記第４図と同様の論理演算
処理を行う。この時、ソース・データＳはデータライン
１４ａ〜１４ｄがら入力してくるデータであり、デステ
ィネーション・データＤはＤＲＡＭｌ　３　ａ　〜１３
　ｄの中に記憶されているデータであることは明らかで
ある。

次に、」１記のような構成をＨする本実施例の動作を説
明する。

まず、ＣＰＵＩは、ＤＲＡＭｌ　３　ａ　〜１３　ｄす
なわち各ブレーンにアクセスする前に、次の設定を行う
。

（ａ）　ＤＲＡＭｌ　３　ａ　〜１３　ｄの各々に、演
算種類を設定する。

具体的には、ＣＰＵＩがアドレスバス２によって該演算
種類の設定を行うアドレスをアクセスすると、デコーダ
３はフレームメモリアクセス信号４をコントローラ１０
に出力する。そうすると、コントローラ１０はデータバ
ス９上の論理演算コードを、各ブレーンのＤＲＡＭＩ　
３　ａ　〜１３　ｄに設定する。該ＤＲＡＭ１３８〜１
３ｄは、以後該設定された論理演算コードに基づいて、
論理演算を行い、その結果を該当するアドレスに書込む
処理を行う。

（ｂ）カラー・モノクロ変換ＲＡＭ７に、内容（データ
）を設定する。

ＣＰＵＩは前記変換ＲＡＭ７の内容を設定し、アクセス
に適したカラー・モノクロ変換テーブルを該変換ＲＡＭ
７に書込む動作をする。具体的には、ＣＰＵ１がアドレ
スバス２によってカラー・モノクロ変換テーブルにデー
タを書込む動作を行うアドレスをアクセスすると、デコ
ーダ３は書込み信号８を変換ＲＡＭ７に出力する。該書
込み信号８は、第２図のＲＡＭ２７　ａ、２７　ｂ、−
・−・−のライトイネーブル端子Ｗに入力すると共に、
マルチプレクサ２６ａ、２６ｂ、・・・・・・の切替え
端子Ｓに入力する。該マルチプレクサ２６ａ、２６ｂ、
・・・・・・は、この時アドレスバス２″を選択するの
で、該アドレスバス２゛上のアドレスがＲＡＭ２７　ａ
。

２７ｂ１・・・・・・のライトアドレスになる。

該アドレスバス２′から、前記読みだし用の変換テーブ
ルのアドレスが送られてくると、該読みだし用の変換テ
ーブルに前記ＣＰＵＩからデータバス９゛を通って送ら
れてきたデータが書込まれる。一方、該アドレスバス２
′から、前記書込み用の変換テーブルのアドレスが送ら
れてくると、該読みだし用の変換テーブルに前記ＣＰＵ
Ｉからデータバス９′を通って送られてきたデータが書
込まれる。

（ｅ）論理演算指定レジスタ５に、論理演算コード（Ｆ
ＵＮＣ）を指定する。

該論理演算指定レジスタ５に、前記デコーダ３から書込
み信号６を送ることにより、ＣＰＵＩからデータバス９
を経て送られてきた論理演算コードが指定される。

次に、（１）ＣＰＵＩが各ブレーンの情報、すなわちＤ
ＲＡＭｌ　３　ａ〜１３ｄに記憶されているデータを読
み出す動作、（２）ＣＰＵＩがデータをＤＲＡＭＩ　３
　ａ　〜１３　ｄに書込む動作、および（３）ＣＰｔＪ
ｌが、該ＣＰＵ１側から供給したデータと前記ＤＲＡＭ
１３１〜１３ｄに記憶されているデータとを合成して、
再び該ＤＲＡＭ１３ａ〜ｉ３ｄに書込む動作、について
、順次説明する。

（１）ＣＰＵＩが各ブレーンの情報、すなわちＤＲＡＭ
１３ａ〜１３ｄに記憶されているデータを読み出す動作
、 まず、ＣＰＵＩは、前記（ｂ）の設定動作により、アク
セスに適したカラー・モノクロ変換テーブルを前記変換
ＲＡＭ？内に作成する動作をする。なお、この時、前記
アドレスバス２′からは、前記読みだし用の変換テーブ
ルのアドレスが送られてくるので、該読みだし用の変換
テーブルが遣損される。また、該ＲＡＭ２７　ａ、２７
ｂ、・・・・・・のデータ入力端子Ｄｉｎにはデータバ
ス９゛上に送られてきた前記第３図の１組みのデータが
人力する。

この結果、前記第３図の１６組みのデータの中の１組み
が、ＲＡＭ２７　ａ、２７ｂ１・・・・・・の各々の中
の読みだし用の変換テーブルに設定され、該変換テーブ
ルが完成することになる。

次に、該ＣＰＵＩがアドレスバス２によって読みだし動
作を行うアドレスをアクセスすると、デコーダ３はフレ
ームメモリ・アクセス信号４を出力する。コントローラ
１０はこの信号４を受は取ると、コントロールライン１
２によってＤＲＡＭ１３８〜１３ｄをアクセスする。す
なわち、リドの命令と、アドレスが該ＤＲＡＭに送られ
る。

これによって、該ＤＲＡＭ１３ａ〜１３ｄに格納されて
いたカラーデータは、８ピクセル同時に読み出され、デ
ータライン１４ａ〜１４ｄに出力される。

該データライン１４ａ〜１４ｄに読み出されたデータは
変ｌＲＡＭ７に人力され、第２図のマルチプレクサ２６
ａ、２６ｂ、・・・・・・を経て、ＲＡＭ２７ａ、２７
ｂ、・・・・・・のアドレス入力端子Ａに人力する。こ
の時、コントローラ１０は切替え信号２４をローレベル
（Ｌレベル）とし、読みだし用の変換テーブルを選択す
る。

この結果、ＲＡＭ２７　ａ、２７ｂ、・・・・・・から
は、そのアドレス入力端子Ａに入力したアドレスに対応
するデータ、すなわち前記変換テーブルによってモノク
ロ化されたデータが出力２９ａ’、２９ｂ。

・・・・・に現れる。この時、コントローラ１０は制御
ライン２２を通してラッチ信号をラッチ１７に送るので
、該出力データは該ラッチ１７にラッチされる。また、
コントローラ１０は制御ライン２３を通してゲート１１
を開けており、該出力データはデータバス９上に出力さ
れる。

以上のようにして、ＤＲＡＭＩ　３　ａ　〜１３　ｄか
らモノクロ化された情報を高速に読み出すことができる
。

（２）ＣＰＵＩがデータをＤＲＡＭ１３ａ〜１３ｄに書
込む動作、 この動作をさせる時には、前記（Ｃ）の設定動作により
、論理演算指定レジスタ５に、第４図のＦＵＮＣの“５
゛が指定される。また、前記ＤＲＡＭ１３８〜１３ｄは
、これらが論理演算機能をもっている場合には、前記（
ａ）の設定動作により、同様にＦＵＮＣの“５゛が設定
され、一方、該論理演算機能をもっていない場合には、
書込み許可の設定が行われる。

この状態において、ＣＰＵＩがアドレスバス２によって
書込み動作を行うアドレスをアクセスすると、デコーダ
３はフレームメモリ・アクセス信号４を出力する。コン
トローラ１０はこの信号４を受は取ると、コントロール
ライン１２によって、ライト（書き込み）の命令をＤＲ
ＡＭ１３８〜１３ｄに送ると共に、そのアドレスを指定
する。

ＣＰＵＩからデータバス９を経てデータが送られてくる
と、該データは論理演算器１９に人力する。

該論理演算器１９は前記ＦＵＮＣの“５”に相当する処
理、すなわち入力データをそのままの形で出力する処理
（ＴＨＲＯＵＧＨの処理）を行い、データライン２０に
出力する。該データはゲート１５ａ〜１５ｄを経てデー
タライン１４ａ〜１４ｄに送られ、ＤＲＡＭＩ　３　ａ
〜１３ｄの該当するアドレスに書込まれる。

（３）ＣＰＵＩが、ＣＰＵＩ側から供給したデータと前
記ＤＲＡＭ１３ａ〜１３ｄに記憶されているデータとを
合成して、再び該ＤＲＡＭ１３ａ〜１３ｄｌ、：！込む
動作、 この時には、ＣＰＵＩはまず、前記（ａ）　、（ｃ）の
設定動作により、ＤＲＡＭＩ　３　ａ　〜１３　ｄ、論
理演算指定レジスタ５に、適当な論理ｅｒ′Ｒコード（
ＦＵＮＣ）を設定する。該ＤＲＡＭ１３８〜１３ｄは、
以後該設定された論理演算コードに基づいて、論理演算
を行い、その結果を該当するアドレスに書込む処理を行
う。また、論理演算器１９は該論理演算指定レジスタ５
に指定された演算を行う。

さらに、前記（ｂ）の設定動作により、前記第３図の１
６組みのデータの中の１組みが、ＲＡＭ２７ａ、２７ｂ
１・・・・・・の各々の中の書込み用の変換テーブルに
設定される。この結果、前記変換ＲＡＭ７には、アクセ
スに適した書込み用のカラー・モノクロ変換テーブルが
形成される。

次に、該ＣＰＵＩがアドレスバス２によって書込み動作
を行うアドレスをアクセスすると、デコーダ３はフレー
ムメモリ・アクセス信号４を出力する。コントローラ１
０はこの信号４を受は取ると、コントロールライン１２
によってＤＲＡＭ１３２〜１３ｄをまず読み出しアクセ
スする。これによって、該ＤＲＡＭＩ　３　ａ　〜１３
　ｄｌ、：＋８納されていたカラーデータは、８ビクセ
ル同時に読み出され、データライン１４ａ−１４ｄに出
力される。

該データライン１４ａ〜１４ｄに読み出されたデータは
変換ＲＡＭ７に人力され、第２図のマルチプレクサ２６
ａ、２６ｂ、・・・・・・を経て、ＲＡＭ２７ａ、２７
ｂ、・・・・・・のアドレス入力端子Ａに入力する。こ
の時、コントローラ１０は切替え信号２４をハイレベル
（Ｈレベル）とし、書込み用の変換テーブルを選択する
。

この結果、ＲＡＭ２７　ａ、２７　ｂ、・・・・・・か
らは、ソノアドレス入力端子Ａに入力したアドレスに対
応するデータ、すなわち前記変換テーブルに基づいてモ
ノクロ化されたデータが出力２９ａ１２９ｂ１・・・・
・・に現れる。この時、コントローラ１０は制御ライン
２２を通してラッチ信号をラッチ１７に送るので、該出
力データは該ラッチ１７にラッチされる。

次いで、該ラッチ１７にラッチされたデータと、データ
バス９を介してＣＰＵ　１側から送られてきたデータと
が論理演算器１９に人力し、前記論理演算指定レジスタ
５に指定された論理演算を行う。

該論理演算の結果のデータ２０は、制御ライン２１を通
って適当なタイミングで送られてくる制御信号によって
開かれたゲート１５ａ〜１５ｄ１データライン１４ａ　
〜１４ｄを経て、ＤＲＡＭ１３ａ　〜１３ｄに送られる
。該ＤＲＡＭ１３８〜１３ｄは、該データライン１４ａ
〜１４ｄ上のデータと、自己のメモリ内の該当するアド
レスに記憶しているデータとの間で、各ブレーン毎に前
もって設定しである論理演算を実施１．て、その結果を
該アドレスに書込む処理をする。

この動作により、データライン１４ａ〜１４ｄを経て送
られてきた前記データと前記ＤＲＡＭ１３ａ〜１３ｄに
記憶されているデータとを合成して、再び該ＤＲＡＭ１
３ａ〜１３ｄに書込ませることができる。

以上の説明から明らかなように、本実施例によれば、Ｄ
ＲＡＭｌ　３８〜１３ｄに記憶されたカラーデータをモ
ノクロデータと同様にアクセスでき、高速な描画処理を
実現することができる。

次に、本発明の有用な使用例について説明する。

［使用例１］　（第５図参照） ＤＲＡＭ１３ａ〜１３ｄからなるメモリ・ブレーン４０
上のあるエリア４１のデータＡを他のエリア４２に転送
する例、 この場合には、例えばコントロールライン１２からＤＲ
ＡＭｌ　３　ａ　〜１３　ｄにリード（ｒｅａｄ）の制
御信号を送り、かつ前記エリア４１内の復数のピクセル
（例えば、８ピクセル）のアドレスを同時にアクセスし
て、データを読み出す。該データはデータライン１４ａ
〜１４ｄを経て変換ＲＡＭ７に送られ、モノクロ化され
る。該モノクロ化されたデータはラッチ１７にラッチさ
れた後、ゲート１１を経て図示されていないレジスタに
一時記憶される。または、該ラッチ１７からライン１８
を経て論理演算器１９に送られる。

この時、該論理演算器１９に論理演算コードＦＵＮＣの
“５″または“３”の論理演算を行うモードを設定して
おくと、前記図示されていないレジスタに一時記憶され
たデータ、または前記ラッチ１７にラッチされたデータ
は該論理演算器１９を通ってデータライン２０に出力さ
れる。

次いで、前記ＤＲＡＭ１３　ａ　〜１３　ｄはコントロ
ールライン１２からライト（ｗｒｉｔｅ）の制御信号を
送られ、かつエリア４２内の所定のアドレスがアクセス
される。そして、ゲート１５ａ〜１５ｄが開かれると、
前記データはメモリ・ブレーン４０上の前記エリア４２
内の所定のアドレスに記憶されることになる。

このようにして、１サイクルの転送動作が終了すると、
次のサイクルの転送動作が行われる。すなわち、再びメ
モリ・ブレーン４０」二の次の複数ビクセルのデータが
読み出され、前記と同様の動作により、該データが、エ
リア４２内の次の所定アドレスに書込まれる動作が行わ
れる。

以上の動作を繰返し行うことにより、エリア４１からエ
リア４２へのデータの転送動作を、モノクロのデータの
転送動作と同様に高速で行うことができる。

また、本発明においては、前記変換ＲＡＭ７に設定する
データにより、異なったカラー・モノクロ変換ができる
ので、異なったカラー特性をもつエリア間の転送も高速
に行うことができる。

［使用例２］　（第６図参照） メモリ・ブレーン上にある絵データ４３に、別の絵デー
タ４４を合成する例、 いま、山の上に空が描かれているような絵データ４３の
青空４３ａの部分に、格子の絵データ４４を合成して、
絵データ４５を作成する場合を考える。この時には、前
記変換ＲＡＭ７に、青のデータのみを“１″に変換し、
他の色は“０”に変換するデータを設定する。また、論
理演算指定レジスタ５にＦＵＮＣ“１”を設定して、論
理演算器１９がＡＮＤ処理を行うように設定しておく。

第１図のコントロールライン１２から前記絵データ４３
をアクセスしてデータライン１４ａ〜１４ｄ上に読みだ
し、これを前記変換ＲＡＭ７に入力してモノクロ化する
と、該変換ＲＡＭ？では青空４３ａのデータに対しては
“１“、その他のデータに対しては“０＃のデータの変
換が行われる。該変換データは論理演算器１９に送られ
、データバス９を通って該論理演算器１９に入力されて
きた格子の絵データ４４と、ＡＮＤの論理処理をされる
。そうすると、該論理演算器１９の出力は、絵データ４
３の青空部４３ａにのみに格子データが重畳されたデー
タとなる。換言すれば、青空の部分のみの格子データを
切り出すことができる。

該切り出された格子データは、ゲート１５ａ〜１５ｄ１
データライン１４ａ　〜１４ｄを経て、ＤＲＡＭＩ　３
　ａ〜１３ｄに送られる。この時、該ＤＲＡＭＩ　３　
ａ　〜１３　ｄの演算コードをＦＵＮＣ“２″、　“３
”６″、　“７”の中から選べば、ソース・データＳ−
０の時には、デスティネーション・データＤは変化しな
いため、前記切り取られた格子データを前記絵データ４
３に合成することができる。また、ＤＲＡＭＩ　３　ａ
　〜１３　ｄに、ＦＵＮＣ″４＃〜“７“の中の任意の
ものを設定することによって、好みの色に設定でき、ま
たもとの色との色合成（色の混合）も行うことができる
。

（発明の効果） 以上の説明から明らかなように、本発明によれば、ＣＰ
Ｕからのモノクロ・ビクセル・データと、カラー・モノ
クロ変換してｉ４たモノクロ・ピクセル・データとを論
理演算させる手段、すなわち前記論理演算器を設けたの
で、データの転送、合成等の画像処理を高速に行うこと
ができるという効果がある。

また、カラー・モノクロ変換を変換ＲＡＭで行うように
したので、扱う色の数が増減しても、これに容易に対応
できるという効果がある。すなわち、多色化に容易に対
応できるという効果がある。

さらに、各プレーンを演算機能付きＤＲＡＭで構成した
場合には、各ブレーン毎に論理演算が行えるので、回路
を簡素化できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は該第
１図の変換ＲＡＭの一具体例を示すブロック図、第３図
は該変換ＲＡＭ中に形成される変換テーブルの概念図、
第４図は前記第１図の論理演算指定レジスタおよび／ま
たはＤＲＡＭに設定される論理演算コードＦＵＮＣの説
明図、第５図および第６図は、それぞれ、本発明の好適
な使用例を説明するための図である。 １・・・ＣＰＵ、３・・・デコーダ、５・・・論理演算
指定レジスタ、７・・・カラー・モノクロ変換ＲＡＭ、
１０　・・・コントローラ、１１．１５ａ　〜１５ｄ−
・ゲート、１３　ａ　〜１３ｄ−ＤＲＡＭ、１９−論理
演算器 代理人　弁理士　平木道人　外１名 第 図 （ａ） 二切蓄え：言号２４ （ｂ＞ ｔ−−ｇＪｖえｉ！’）２４ 第 図 Ｄ＝デスティ不−シ１ン・データ

Claims (1)

【特許請求の範囲】
1. （１）複数枚のカラー・プレーンおよび該カラー・プレ
   ーンの各々に接続されたデータバスからなるフレームメ
   モリと、該フレームメモリからの複数ビットのカラー・
   ピクセル・データを１ビットのモノクロ・ピクセル・デ
   ータに変換するカラー・モノクロ変換ＲＡＭ手段と、該
   フレームメモリに対して描画処理を行うＣＰＵから送ら
   れてくるモノクロ・ピクセル・データと前記カラー・モ
   ノクロ変換ＲＡＭ手段によって得られたモノクロ・ピク
   セル・データとを入力として論理演算を行う論理演算手
   段とを具備し、該論理演算手段によって論理演算した結
   果を前記フレームメモリのカラー・プレーンへの書込み
   データとするようにしたことを特徴とする画像処理装置
   。