JPH0496337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0496337A JPH0496337A JP21460890A JP21460890A JPH0496337A JP H0496337 A JPH0496337 A JP H0496337A JP 21460890 A JP21460890 A JP 21460890A JP 21460890 A JP21460890 A JP 21460890A JP H0496337 A JPH0496337 A JP H0496337A
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- gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装ｒの製造方法に関する。
（従来の技術）
ｍ−ｖ族化合物半導体転用いた電界効果型ｌ・ランジス
タ（以下ＦＥＴと略称）あるいは高電子移動度トランジ
スタ（以下！−Ｉ Ｅ Ｍ Ｔど略称）は、優れたマイ
クロ波特性を有しマイクロ波帯で動作する半導体装置と
して広く実用化さ肛ている。ＦＥＴあるいはＨＥＭＴの
マイクロ波特性をより向」二させるためには、ゲート長
を短くすると同時にゲーＩ−抵抗やソース抵抗などの寄
生抵抗を小さくすることが重要である。近年ゲート電極
の断面形状をＴ字型とすることによって、ゲート長を短
締すると同時にゲー１へ抵抗の低減＄ｉ−図り２更にゲ
ート電極とソースａｍとをｔルファライメンＩ・方式で
形成することにより、ソース抵抗の低減をも可能とする
構造のＦＥＴが提案されている、第３図に上記Ｔ字型ゲ
ーｈ、セルファライメン！＝ Ｆ Ｅ Ｔの製造方法の
一例の工程図を示す。第３図（ａ）に示すように、半絶
縁性ＧａＡｓ基板１００上に高純度のバッファ層１０１
、活性層１０２．１ノジスＩ−膜１０３を順次積層した
後６同図（ｂ）の如く１ノジスト膜１０３に図示するよ
うに、底に前記活性Ｍ１０２が慮出する断面Ｔ字型の透
孔１０４ を形成する。次に、ゲート電極用金属膜１０
５を全面に被着する（第３図（ｃ））、、続いて、レジ
スト膜１０３上のゲート電極用金属膜１０５、レジスト
膜１０３をリフトオフ法により除去し、第３図（ｄ）に
示す様なＴ字型の断面形状を有するゲート電極１０５が
形成される。Ｔ字型の断面形状を有するゲート電極１０
５は、半導体基板と接する、ゲート脚部のゲート長を短
くしても同一ゲート長の一矩形ゲート電極に比較して断
面積が大きいため、短ゲート化に伴うゲート抵抗の著し
い増大を抑えることができ、特にゲート長が０．２μ鳳
以下のＦＥＴの特性向上には顕著な効果を有する０次に
、ゲート電極ｌＯ５の庇部をマスクとしてオーミック接
触形成用金属膜１０６の例えばＮｉ７’ＡｕＧｅを蒸着
し、熱処理を施しソース電極１０６Ｓ、ドレイン電極１
０６Ｄ、ゲート電極１１５を形成することにより第３図
（ｅ）に示すようなＦＥＴが完成する。第３図（ｅ）に
示すＦＥＴでは、ゲート電極１１５とソース電極１０６
Ｓとがセルフアライメント方式で形成されるため、ソー
ス・ゲート電極間隔を高精度に制御できる上、その間隔
を極めて短く形成することが可能となる。
タ（以下ＦＥＴと略称）あるいは高電子移動度トランジ
スタ（以下！−Ｉ Ｅ Ｍ Ｔど略称）は、優れたマイ
クロ波特性を有しマイクロ波帯で動作する半導体装置と
して広く実用化さ肛ている。ＦＥＴあるいはＨＥＭＴの
マイクロ波特性をより向」二させるためには、ゲート長
を短くすると同時にゲーＩ−抵抗やソース抵抗などの寄
生抵抗を小さくすることが重要である。近年ゲート電極
の断面形状をＴ字型とすることによって、ゲート長を短
締すると同時にゲー１へ抵抗の低減＄ｉ−図り２更にゲ
ート電極とソースａｍとをｔルファライメンＩ・方式で
形成することにより、ソース抵抗の低減をも可能とする
構造のＦＥＴが提案されている、第３図に上記Ｔ字型ゲ
ーｈ、セルファライメン！＝ Ｆ Ｅ Ｔの製造方法の
一例の工程図を示す。第３図（ａ）に示すように、半絶
縁性ＧａＡｓ基板１００上に高純度のバッファ層１０１
、活性層１０２．１ノジスＩ−膜１０３を順次積層した
後６同図（ｂ）の如く１ノジスト膜１０３に図示するよ
うに、底に前記活性Ｍ１０２が慮出する断面Ｔ字型の透
孔１０４ を形成する。次に、ゲート電極用金属膜１０
５を全面に被着する（第３図（ｃ））、、続いて、レジ
スト膜１０３上のゲート電極用金属膜１０５、レジスト
膜１０３をリフトオフ法により除去し、第３図（ｄ）に
示す様なＴ字型の断面形状を有するゲート電極１０５が
形成される。Ｔ字型の断面形状を有するゲート電極１０
５は、半導体基板と接する、ゲート脚部のゲート長を短
くしても同一ゲート長の一矩形ゲート電極に比較して断
面積が大きいため、短ゲート化に伴うゲート抵抗の著し
い増大を抑えることができ、特にゲート長が０．２μ鳳
以下のＦＥＴの特性向上には顕著な効果を有する０次に
、ゲート電極ｌＯ５の庇部をマスクとしてオーミック接
触形成用金属膜１０６の例えばＮｉ７’ＡｕＧｅを蒸着
し、熱処理を施しソース電極１０６Ｓ、ドレイン電極１
０６Ｄ、ゲート電極１１５を形成することにより第３図
（ｅ）に示すようなＦＥＴが完成する。第３図（ｅ）に
示すＦＥＴでは、ゲート電極１１５とソース電極１０６
Ｓとがセルフアライメント方式で形成されるため、ソー
ス・ゲート電極間隔を高精度に制御できる上、その間隔
を極めて短く形成することが可能となる。
この結果、ソース・ゲート電極間隔のばらつきに起因す
るソース抵抗の変動が少なく、がっソース抵抗も低減さ
せることができる。
るソース抵抗の変動が少なく、がっソース抵抗も低減さ
せることができる。
上記ＦＥＴの製造方法によれば、ゲート電極１１５の庇
部とソース電極１０６５． ドレイン電極１０６Ｄと
の接触を防ぐためには、ゲート電極１１５の脚部はでき
るだけ高く、オーミック接触形成用金属膜１０６の膜厚
はできるだけ薄く形成し、ゲート電極とソース・ドレイ
ン電極の高さ方向の間隔を十分にとる必要がある。しか
しながら、例えば、ゲート電極１１５の脚部を高くする
ため第４図に示すようにレジスト膜１０３の下層の開孔
部のレジスト膜厚を厚く形成し、ゲート電極用金属膜１
０５を被着した場合、レジスト膜１０３上に被着された
金属膜がレジスト膜１０３の開孔上部を狭めるためゲー
ト電極１１５の脚部（垂直部）と庇部（横行部）とが分
離されてしまう危険性がある。一方、オーミック接触形
成用金属膜１０６は良好なオーミック特性を得るため、
通常０．２μ−以上の膜厚で形成される事が多い。
部とソース電極１０６５． ドレイン電極１０６Ｄと
の接触を防ぐためには、ゲート電極１１５の脚部はでき
るだけ高く、オーミック接触形成用金属膜１０６の膜厚
はできるだけ薄く形成し、ゲート電極とソース・ドレイ
ン電極の高さ方向の間隔を十分にとる必要がある。しか
しながら、例えば、ゲート電極１１５の脚部を高くする
ため第４図に示すようにレジスト膜１０３の下層の開孔
部のレジスト膜厚を厚く形成し、ゲート電極用金属膜１
０５を被着した場合、レジスト膜１０３上に被着された
金属膜がレジスト膜１０３の開孔上部を狭めるためゲー
ト電極１１５の脚部（垂直部）と庇部（横行部）とが分
離されてしまう危険性がある。一方、オーミック接触形
成用金属膜１０６は良好なオーミック特性を得るため、
通常０．２μ−以上の膜厚で形成される事が多い。
し−たがって、第３図（ｅ）のＦＥＴ構造で再現性良＜
ＦＥＴを製造するには、ゲート脚部の高さを少なくと
も０．３μｍ以上にする必要があるが、上記第４図の説
明でも述入たように、この場合脚部と庇部の分離を避け
るためにはゲート長を０．３μ鳳以上に設定しなければ
ならず、先に述べた１字型ゲート電極の利点、すなわち
短ゲート長においてもゲート抵抗が増大しないという特
徴が十分に生がせないという問題があった。
ＦＥＴを製造するには、ゲート脚部の高さを少なくと
も０．３μｍ以上にする必要があるが、上記第４図の説
明でも述入たように、この場合脚部と庇部の分離を避け
るためにはゲート長を０．３μ鳳以上に設定しなければ
ならず、先に述べた１字型ゲート電極の利点、すなわち
短ゲート長においてもゲート抵抗が増大しないという特
徴が十分に生がせないという問題があった。
（発明が解決しようとする課題）
以上述べたように従来のＦＥＴ構造では、ゲート電極の
庇部とソース電極、ドレイン電極との接触を防止するた
めゲート長を０．３μ鳳以下に形成することが極めて回
置であった。本発明は、この様な欠点を解消し、ゲート
長が０．３μｍ以下でもゲート電極の庇部とソース電極
、ドレイン電極とを空間的に十分隔てることができる半
導体装置の製造方法を提供することを目的とする。
庇部とソース電極、ドレイン電極との接触を防止するた
めゲート長を０．３μ鳳以下に形成することが極めて回
置であった。本発明は、この様な欠点を解消し、ゲート
長が０．３μｍ以下でもゲート電極の庇部とソース電極
、ドレイン電極とを空間的に十分隔てることができる半
導体装置の製造方法を提供することを目的とする。
（課題を解・決するための手段）
本発明に係る半導体装置の製造方法は、半導体基板上に
第一の金属膜を順次積層して構成されたＴ字型の断面形
状を有するゲート電極を形成する工程と、該ゲート電極
の前記半導体基板と接する脚部側壁を薄膜で−覆う工程
と、該ゲート電極の庇部をマスクとしてオ・−ミック接
触形成用金属膜を前記半導体基板上に被着しソース電極
及びトレイン電極を形成する工゛程“と、前記ゲート電
極の庇部における前記第一の金属膜をエツチング除去す
る工程とを含むことを特徴とする。
第一の金属膜を順次積層して構成されたＴ字型の断面形
状を有するゲート電極を形成する工程と、該ゲート電極
の前記半導体基板と接する脚部側壁を薄膜で−覆う工程
と、該ゲート電極の庇部をマスクとしてオ・−ミック接
触形成用金属膜を前記半導体基板上に被着しソース電極
及びトレイン電極を形成する工゛程“と、前記ゲート電
極の庇部における前記第一の金属膜をエツチング除去す
る工程とを含むことを特徴とする。
（作 用）
本発明に係る半導体装置の製造方法においては、Ｔ字型
の断面形状を有するゲート電極を多層金属膜で構成し、
ゲート電極の庇部をマスクとしてオーミック接触形成用
金属膜を被着した後、ゲート電極の庇部の下層金属膜を
除去するため、ゲート長が０．３μ■以下でもゲート電
極の庇部とソース電極、ドレイン電極とを空間的に十分
に分離することができる。
の断面形状を有するゲート電極を多層金属膜で構成し、
ゲート電極の庇部をマスクとしてオーミック接触形成用
金属膜を被着した後、ゲート電極の庇部の下層金属膜を
除去するため、ゲート長が０．３μ■以下でもゲート電
極の庇部とソース電極、ドレイン電極とを空間的に十分
に分離することができる。
（実施例）
本発明の一実施例について図面を参照して説明する。な
お、説明において、従来例で示した部分と変わらない部
分には、図面に従来と同じ番号をつけて示し説明を省略
する。
お、説明において、従来例で示した部分と変わらない部
分には、図面に従来と同じ番号をつけて示し説明を省略
する。
第１図（ａ）に示すように、半絶縁性ＧａＡｓ基板１０
０上に高純度のバッファ層１０１．活性層１０２、レジ
スト膜１０３を順次積層した後、レジスト膜１０３に図
示するような断面Ｔ字型で前記活性層１０２に達する透
孔１１を例えばａ ＝０．２μｍ、 ｂ ＝０．７μｍ
、Ｃ＝０．２μ扉、ｄ＝１．０μ園の寸法に形成する。
０上に高純度のバッファ層１０１．活性層１０２、レジ
スト膜１０３を順次積層した後、レジスト膜１０３に図
示するような断面Ｔ字型で前記活性層１０２に達する透
孔１１を例えばａ ＝０．２μｍ、 ｂ ＝０．７μｍ
、Ｃ＝０．２μ扉、ｄ＝１．０μ園の寸法に形成する。
ここで、レジスト膜１０３に形成する透孔１１の寸法の
ｄとしては、リフトオフを容易にするためゲート電極用
金属膜の膜厚よりも大きく設定することが望ましい。次
に、ゲート電極用金属膜を構成する第１の金属膜１２と
して例えばＮｏを膜厚０．１μ■、第二の金属膜１３と
して例えばＡｕを膜厚０．５μＩで全面に被着する（第
１図（ｂ））。
ｄとしては、リフトオフを容易にするためゲート電極用
金属膜の膜厚よりも大きく設定することが望ましい。次
に、ゲート電極用金属膜を構成する第１の金属膜１２と
して例えばＮｏを膜厚０．１μ■、第二の金属膜１３と
して例えばＡｕを膜厚０．５μＩで全面に被着する（第
１図（ｂ））。
続いてゲート電極用金属膜１２．１３でレジスト膜１０
３上に被着した部分をそのレジスト膜１０３とともにリ
フトオフ法によって除去し、第１図（ｃ）に示す様なＴ
字型の断面形状を有するゲート電極１４を形成する。こ
こで、ゲート電極１４各部の寸法はレジスト膜１０３の
透孔１１及びゲート電極用金属膜１２．１３の膜厚で決
定され、上記条件のもとではそれぞれゲート長＝０．２
μ脂、庇部の長さ＝０．７μ園１脚部の高さ＝０．２μ
厘、庇部の高さ＝０．６μ■である。次に第１図（ｄ）
に示すように、薄膜１５として例えばＳｕｎ、膜を膜厚
０．１μ■全面に積層した後、例えば反応性イオンエツ
チング（ＲＩＥ）を用いてゲート電極１４の脚部の側壁
以外の薄膜１５を除去し、第１図（ｅ）の如き構造を得
る。ここで、薄膜１５のエツチングに際してはゲート電
極１４の庇部がエツチングマスクとして機能する９次に
、ゲート電極１４の庇部をマスクとしてオーミック接触
形成用金属膜１６例えばＮｉ／ＡｕＧｅを膜厚０．２μ
鳳で被着した後、ゲート電極２２の庇部の第１の金属膜
１２を例えばＣＦ、 １０□の混合ガスを用いたケミカ
ルドライエツチングで除去し、更に熱処理を施しソース
電極１６Ｓ、ドレイン電極１６Ｄを形成することにより
第１図（ｆ）に示すようなＦＥＴが形成される。第１図
（ｆ）のＦＥＴにおいてはゲート電極１４の庇部の第１
の金属膜１２がエツチング除去されるため、ゲート電極
１４の庇部とソース電極１６５、ドレイン電極１６Ｄと
が丁度、第１の金属膜１２の厚み分空間的に隔てられ、
この結果ソース・ドレイン電極１６５，１６０とゲート
電極１４とが接触することがない。
３上に被着した部分をそのレジスト膜１０３とともにリ
フトオフ法によって除去し、第１図（ｃ）に示す様なＴ
字型の断面形状を有するゲート電極１４を形成する。こ
こで、ゲート電極１４各部の寸法はレジスト膜１０３の
透孔１１及びゲート電極用金属膜１２．１３の膜厚で決
定され、上記条件のもとではそれぞれゲート長＝０．２
μ脂、庇部の長さ＝０．７μ園１脚部の高さ＝０．２μ
厘、庇部の高さ＝０．６μ■である。次に第１図（ｄ）
に示すように、薄膜１５として例えばＳｕｎ、膜を膜厚
０．１μ■全面に積層した後、例えば反応性イオンエツ
チング（ＲＩＥ）を用いてゲート電極１４の脚部の側壁
以外の薄膜１５を除去し、第１図（ｅ）の如き構造を得
る。ここで、薄膜１５のエツチングに際してはゲート電
極１４の庇部がエツチングマスクとして機能する９次に
、ゲート電極１４の庇部をマスクとしてオーミック接触
形成用金属膜１６例えばＮｉ／ＡｕＧｅを膜厚０．２μ
鳳で被着した後、ゲート電極２２の庇部の第１の金属膜
１２を例えばＣＦ、 １０□の混合ガスを用いたケミカ
ルドライエツチングで除去し、更に熱処理を施しソース
電極１６Ｓ、ドレイン電極１６Ｄを形成することにより
第１図（ｆ）に示すようなＦＥＴが形成される。第１図
（ｆ）のＦＥＴにおいてはゲート電極１４の庇部の第１
の金属膜１２がエツチング除去されるため、ゲート電極
１４の庇部とソース電極１６５、ドレイン電極１６Ｄと
が丁度、第１の金属膜１２の厚み分空間的に隔てられ、
この結果ソース・ドレイン電極１６５，１６０とゲート
電極１４とが接触することがない。
尚、上述した実施例ではオーミック接触形成用金属膜°
としてＡｕＧｅ／Ｎｉを使用する場合を例示したが５他
の金属膜例えばＰｔ ／ ＡｕＧｅ 、 Ａｕ ／ Ａ
’ｕＧｅ等の金属膜を用いても構わないし、また、゛ゲ
ート電極膜もＭｏ／Ａｕに限定されるものではない。更
に、第１の金属膜１２、第２の金属膜１３は各々単層膜
に限定されるものではなく、エツチングの選択比がとれ
るならば、各金属膜は多層であっても構わない。
としてＡｕＧｅ／Ｎｉを使用する場合を例示したが５他
の金属膜例えばＰｔ ／ ＡｕＧｅ 、 Ａｕ ／ Ａ
’ｕＧｅ等の金属膜を用いても構わないし、また、゛ゲ
ート電極膜もＭｏ／Ａｕに限定されるものではない。更
に、第１の金属膜１２、第２の金属膜１３は各々単層膜
に限定されるものではなく、エツチングの選択比がとれ
るならば、各金属膜は多層であっても構わない。
また、ゲート電極１４の庇部の第１の金属膜１２は、全
て除去する必要はなく第２図に示すように一部残しても
構わない。図中の１２ａは一部が残された第１の金属膜
である。
て除去する必要はなく第２図に示すように一部残しても
構わない。図中の１２ａは一部が残された第１の金属膜
である。
（発明の効果）
以上述べたように本発明による半導体装置は、Ｔ字型の
断面形状を有するゲート電極を多層金属膜で形成し、ゲ
ート電極の庇部をマスクとしてオーミック接触形成用金
属膜を被着した後、ゲート電極の庇部の下層金属膜を除
去するため、ゲートの長短にかかわらずゲート電極の庇
部とソース電極、ドレイン電極とが空間的に十分隔てら
れ、ゲート長が０．３μｍ以下の短ゲート長でも１字型
ゲートを用いたセルフアライメント方式で高性能のＦＥ
Ｔを作成できる。
断面形状を有するゲート電極を多層金属膜で形成し、ゲ
ート電極の庇部をマスクとしてオーミック接触形成用金
属膜を被着した後、ゲート電極の庇部の下層金属膜を除
去するため、ゲートの長短にかかわらずゲート電極の庇
部とソース電極、ドレイン電極とが空間的に十分隔てら
れ、ゲート長が０．３μｍ以下の短ゲート長でも１字型
ゲートを用いたセルフアライメント方式で高性能のＦＥ
Ｔを作成できる。
第１図（ａ）乃至第１図（ｆ）は本発明の一実施例を示
す工程断面図、第２図は本発明に係る別の実施例により
形成したＦＥＴの断面図、第３図（ａ）乃至第３図（ｅ
）は従来のＦＥＴの製造方法を示す工程断面図、第４図
は従来のＦＥＴの製造方法による途中工程断面図である
。 １１・・・透孔 １２・・第１の金属
膜１３・・・第２の金属膜 −１４・・・ゲート電極１
６５・・・ソース電極 １６０・・・ドレイ
ン電極１００・・・ＧａＡｓ基板 １０１
・・ソベツファ層１０２・・・活性層
す工程断面図、第２図は本発明に係る別の実施例により
形成したＦＥＴの断面図、第３図（ａ）乃至第３図（ｅ
）は従来のＦＥＴの製造方法を示す工程断面図、第４図
は従来のＦＥＴの製造方法による途中工程断面図である
。 １１・・・透孔 １２・・第１の金属
膜１３・・・第２の金属膜 −１４・・・ゲート電極１
６５・・・ソース電極 １６０・・・ドレイ
ン電極１００・・・ＧａＡｓ基板 １０１
・・ソベツファ層１０２・・・活性層
Claims (1)
- 半導体基板上に第一の金属膜を順次積層して構成された
Ｔ字型の断面形状を有するゲート電極を形成する工程と
、該ゲート電極の前記半導体基板と接する脚部側壁を薄
膜で覆う工程と、該ゲート電極の庇部をマスクとしてオ
ーミック接触形成用金属膜を前記半導体基板上に被着し
ソース電極及びドレイン電極を形成する工程と、前記ゲ
ート電極の庇部における前記第一の金属膜をエッチング
除去する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460890A JPH0496337A (ja) | 1990-08-14 | 1990-08-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21460890A JPH0496337A (ja) | 1990-08-14 | 1990-08-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496337A true JPH0496337A (ja) | 1992-03-27 |
Family
ID=16658536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21460890A Pending JPH0496337A (ja) | 1990-08-14 | 1990-08-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496337A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161691A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| JPWO2021106190A1 (ja) * | 2019-11-29 | 2021-06-03 |
-
1990
- 1990-08-14 JP JP21460890A patent/JPH0496337A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07161691A (ja) * | 1993-12-13 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| US7238965B2 (en) | 2003-04-17 | 2007-07-03 | Samsung Sdi Co., Ltd. | Thin film transistor and method for fabricating the same with step formed at certain layer |
| US7674659B2 (en) | 2003-04-17 | 2010-03-09 | Samsung Mobile Display Co., Ltd. | Method for fabricating a thin film transistor |
| JPWO2021106190A1 (ja) * | 2019-11-29 | 2021-06-03 | ||
| WO2021106190A1 (ja) * | 2019-11-29 | 2021-06-03 | 日本電信電話株式会社 | 電界効果型トランジスタおよびその製造方法 |
| US12206014B2 (en) | 2019-11-29 | 2025-01-21 | Nippon Telegraph And Telephone Corporation | Field-effect transistor and method for manufacturing the same |
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