JPH0260232A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH0260232A JPH0260232A JP21171188A JP21171188A JPH0260232A JP H0260232 A JPH0260232 A JP H0260232A JP 21171188 A JP21171188 A JP 21171188A JP 21171188 A JP21171188 A JP 21171188A JP H0260232 A JPH0260232 A JP H0260232A
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- Japan
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- conversion circuit
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ａ／Ｄ変換回路に関し、特にアナログ信号
をディジタル信号に変換する際に高速でかつ広ダイナミ
ツクレンジをもって変換を行うＡ／Ｄ変換回路に関する
ものである。
をディジタル信号に変換する際に高速でかつ広ダイナミ
ツクレンジをもって変換を行うＡ／Ｄ変換回路に関する
ものである。
第５図は、従来のＡ／Ｄ変換回路を示すもので、図にお
いて１は１２ｂｉｔＡ／Ｄ変換回路で、入力するアナロ
グ信号を直接サンプリングして、゛ディジタル信号に変
換して出力するものである。この方式はダイナミックレ
ンジの大きいＡ／Ｄ変換器、つまり高いビット数のＡ／
Ｄ変換器が必要である。
いて１は１２ｂｉｔＡ／Ｄ変換回路で、入力するアナロ
グ信号を直接サンプリングして、゛ディジタル信号に変
換して出力するものである。この方式はダイナミックレ
ンジの大きいＡ／Ｄ変換器、つまり高いビット数のＡ／
Ｄ変換器が必要である。
次に動作について説明する。
第５図の様に入力アナログ信号を直接１２ｂｉｔＡ／Ｄ
変換回路６に入力し、入力信号を直接サンプリングする
ことにより、ディジタル信号を出力する。
変換回路６に入力し、入力信号を直接サンプリングする
ことにより、ディジタル信号を出力する。
第６図はそのサンプリング方法を示したものであり、入
力アナログ信号の全振幅をｎ −１＋ ｆｌ ＋ｎ＋
ｌの間隔でサンプリングし、Ｖ １％−１＋ Ｖ、１
ｒＶ、。、という振幅をディジタル信号として出力する
。このサンプリング方式は、第６図に示す様にｎ−ｎ＋
１のサンプリング間隔に対し、Ｖ １１＠ＩＩＫのダイ
ナミックレンジが必要で、Ａ／Ｄ変換回路６は高いビッ
ト数が必要となるため必然的に低速になるものであった
。
力アナログ信号の全振幅をｎ −１＋ ｆｌ ＋ｎ＋
ｌの間隔でサンプリングし、Ｖ １％−１＋ Ｖ、１
ｒＶ、。、という振幅をディジタル信号として出力する
。このサンプリング方式は、第６図に示す様にｎ−ｎ＋
１のサンプリング間隔に対し、Ｖ １１＠ＩＩＫのダイ
ナミックレンジが必要で、Ａ／Ｄ変換回路６は高いビッ
ト数が必要となるため必然的に低速になるものであった
。
従来のＡ／Ｄ変換回路は以上の様に構成されているので
、入力したアナログ信号をサンプリングするには広ダイ
ナミツクレンジのＡ／Ｄ変換回路が必要で、そのために
はＡ／Ｄ変換器のビット数を上げなければならず、Ａ／
Ｄ変換器のビット数を上げると回路の応答速度が遅くな
るという問題があった。
、入力したアナログ信号をサンプリングするには広ダイ
ナミツクレンジのＡ／Ｄ変換回路が必要で、そのために
はＡ／Ｄ変換器のビット数を上げなければならず、Ａ／
Ｄ変換器のビット数を上げると回路の応答速度が遅くな
るという問題があった。
この発明は上記の様な問題点を解消するためになされた
もので、高速でＡ／Ｄ変換できるとともに広ダイナミツ
クレンジのＡ／Ｄ変換回路を提供することを目的とする
。
もので、高速でＡ／Ｄ変換できるとともに広ダイナミツ
クレンジのＡ／Ｄ変換回路を提供することを目的とする
。
〔課題を解決するための手段〕
この発明に係るＡ／Ｄ変換回路は、Ａ／Ｄ変換を高速に
するために少ないビット数のＡ／Ｄ変換器を用い、Ａ／
Ｄ変換したデータをメモリに入れておき、これのＤ／Ａ
変換信号とサンプリングする入力信号との差をとり、こ
れをＡ／Ｄ変換することによって、狭いダイナミックレ
ンジのＡ／Ｄ変換器でも見かけ上広いダイナミックレン
ジのＡ／Ｄ変換器と同等の能力を保育するＡ／Ｄ変換回
路を構成するようにしたものである。
するために少ないビット数のＡ／Ｄ変換器を用い、Ａ／
Ｄ変換したデータをメモリに入れておき、これのＤ／Ａ
変換信号とサンプリングする入力信号との差をとり、こ
れをＡ／Ｄ変換することによって、狭いダイナミックレ
ンジのＡ／Ｄ変換器でも見かけ上広いダイナミックレン
ジのＡ／Ｄ変換器と同等の能力を保育するＡ／Ｄ変換回
路を構成するようにしたものである。
この発明におけるＡ／Ｄ変換回路では、Ａ／Ｄ変換を高
速にするために少ないビット数のＡ／Ｄ変換器を用い、
サンプリングしたデータをメモリに入れておき、サンプ
リングする信号との差をとるようにしたので、高速で広
ダイナミツクレンジのＡ／Ｄ変換を達成することができ
る。
速にするために少ないビット数のＡ／Ｄ変換器を用い、
サンプリングしたデータをメモリに入れておき、サンプ
リングする信号との差をとるようにしたので、高速で広
ダイナミツクレンジのＡ／Ｄ変換を達成することができ
る。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＡ／Ｄ変換回路を示し
、図において、入力アナログ信号■７が加算器４に入力
し、ビット数の少ない３ｂｉｔＡ／Ｄ変換器１に入力さ
れる。９ｂｉｔＡ／Ｄ変換器１でサンプリングされたデ
ィジタル信号は、加算器４を経てメモリ３に入力される
。メモリ３はサンプリングごとに記憶を行う様になって
おり（但し一番初めは、初期値を記憶させており）、新
しい入力アナログ信号ｖ１．１が入ってくるとメモ＋７
３で記憶したディジタル信号ｖ７が９ｂｉｔのＤ／Ａ変
換器２に送られ、アナログ信号ｖ７に変えられ、加算器
４へ入力される。ここで入力アナログ信号Ｖ□、との減
算が行われ、その差分だけを８ｂｉｔＡ／Ｄ変換器１で
Ａ／Ｄ変換するものである。Ａ／Ｄ変換後、再びメモリ
３からのディジタル信号ｖ７と加算することにより、必
要とするディジタル信号Ｖ ｎ＋１を出力するものであ
る。
、図において、入力アナログ信号■７が加算器４に入力
し、ビット数の少ない３ｂｉｔＡ／Ｄ変換器１に入力さ
れる。９ｂｉｔＡ／Ｄ変換器１でサンプリングされたデ
ィジタル信号は、加算器４を経てメモリ３に入力される
。メモリ３はサンプリングごとに記憶を行う様になって
おり（但し一番初めは、初期値を記憶させており）、新
しい入力アナログ信号ｖ１．１が入ってくるとメモ＋７
３で記憶したディジタル信号ｖ７が９ｂｉｔのＤ／Ａ変
換器２に送られ、アナログ信号ｖ７に変えられ、加算器
４へ入力される。ここで入力アナログ信号Ｖ□、との減
算が行われ、その差分だけを８ｂｉｔＡ／Ｄ変換器１で
Ａ／Ｄ変換するものである。Ａ／Ｄ変換後、再びメモリ
３からのディジタル信号ｖ７と加算することにより、必
要とするディジタル信号Ｖ ｎ＋１を出力するものであ
る。
次に作用、動作について説明する。
第１図において、入力アナログ信号ｖ７が８ｂｉｔＡ／
Ｄ変換器１でサンプリングされディジタル信号としてメ
モリ３に記憶される。次の入力アナログ信号Ｖ Ｒｉｖ
Ｉが加算器４に入力すると、メモ＋７３に入っていた
ディジタルデータは３ｂｉｔのＤ／Ａ変換器２に送られ
、アナログ信号ｖ７にかえられ、入力アナログ信号Ｖ、
＋、との差分ｌ ｖ、、＋−ｖ７１が８ ｂ ｉ’ ｔ
Ａ、／ Ｄ変換器１に入力される。
Ｄ変換器１でサンプリングされディジタル信号としてメ
モリ３に記憶される。次の入力アナログ信号Ｖ Ｒｉｖ
Ｉが加算器４に入力すると、メモ＋７３に入っていた
ディジタルデータは３ｂｉｔのＤ／Ａ変換器２に送られ
、アナログ信号ｖ７にかえられ、入力アナログ信号Ｖ、
＋、との差分ｌ ｖ、、＋−ｖ７１が８ ｂ ｉ’ ｔ
Ａ、／ Ｄ変換器１に入力される。
つまり、この発明では、Ａ／Ｄ変換器ｌに入力される信
号はＩＶ、％−ｒ −ｖ−１だけの振幅でよく、低いビ
ット数のＡ／Ｄ変換器、いわゆる高速のＡ／Ｄ変換器で
十分なダイナミックレンジがとれるものである。上記ア
ナログ信号１ｖａ−＋ ｖ−は８ｂｉｔＡ／Ｄ変換器
１でＡ／Ｄ変換され、その出力ディジタル信号は加算器
４に入力し、メモリ３の記憶データｌＶ、ｌと加算され
、ディジタル信号１ｖ７．Ｉ １として、出力される。
号はＩＶ、％−ｒ −ｖ−１だけの振幅でよく、低いビ
ット数のＡ／Ｄ変換器、いわゆる高速のＡ／Ｄ変換器で
十分なダイナミックレンジがとれるものである。上記ア
ナログ信号１ｖａ−＋ ｖ−は８ｂｉｔＡ／Ｄ変換器
１でＡ／Ｄ変換され、その出力ディジタル信号は加算器
４に入力し、メモリ３の記憶データｌＶ、ｌと加算され
、ディジタル信号１ｖ７．Ｉ １として、出力される。
本実施例のＡ／Ｄ変換回路のダイナミックレンジは、第
２図の様に最小の入力アナログ信号Ｖ ａ ｉ ｎから
最大の入力アナログ信号ｖａｎヨまでの振幅■。
２図の様に最小の入力アナログ信号Ｖ ａ ｉ ｎから
最大の入力アナログ信号ｖａｎヨまでの振幅■。
があれば、見かけ上ｖｌ ’の入力振幅をもったＡ／
Ｄ変換器と同等のダイナミックレンジを持つこととなる
。つまり高速（低いビット数）のＡ／Ｄ変換器で、広ダ
イナミツクレンジのＡ／Ｄ変換を達成できることとなる
。
Ｄ変換器と同等のダイナミックレンジを持つこととなる
。つまり高速（低いビット数）のＡ／Ｄ変換器で、広ダ
イナミツクレンジのＡ／Ｄ変換を達成できることとなる
。
なお上記実施例では、入力アナログ信号のメモリは、あ
る決まった時間の入力アナログ信号のみを記憶するもの
として示したが、第３図に示す様にメモリＳを多数組み
合わせることによって、パルスレーダの応答信号を検出
し、該応答信号のＡ／Ｄ変換を行うものにも適用でき、
これにおいても同様の効果を奏する。
る決まった時間の入力アナログ信号のみを記憶するもの
として示したが、第３図に示す様にメモリＳを多数組み
合わせることによって、パルスレーダの応答信号を検出
し、該応答信号のＡ／Ｄ変換を行うものにも適用でき、
これにおいても同様の効果を奏する。
即ち、第３図に示す本発明の他の実施例において、メモ
リ （Ｒｏ、Ｒｒ、Ｒｚ、・・・Ｒｋ）を多数組み合わ
せたメモリ５を用い、第４図に示すパルスレーダのビデ
オ検出において送信パルスＰ１のエコーの振幅を各メモ
リ （Ｒｅ、Ｒｒ 、ＲＺ＋ ・・・Ｒ，）に、例えば
応答時間１１秒後の振幅Ｐ。
リ （Ｒｏ、Ｒｒ、Ｒｚ、・・・Ｒｋ）を多数組み合わ
せたメモリ５を用い、第４図に示すパルスレーダのビデ
オ検出において送信パルスＰ１のエコーの振幅を各メモ
リ （Ｒｅ、Ｒｒ 、ＲＺ＋ ・・・Ｒ，）に、例えば
応答時間１１秒後の振幅Ｐ。
についてはメモリＲｘに記憶させておくようにすること
により、例えば送信パルスＰｔのｔ１秒後のエコーＰｇ
′の振幅は、その振幅とメモリＲｘに記憶したＰ、
′の振幅との差分のみをＡ／Ｄ変換すればこれを得るこ
とができ、上記パルスレーダの応答信号のＡ／Ｄ変換出
力を得ることができる。
により、例えば送信パルスＰｔのｔ１秒後のエコーＰｇ
′の振幅は、その振幅とメモリＲｘに記憶したＰ、
′の振幅との差分のみをＡ／Ｄ変換すればこれを得るこ
とができ、上記パルスレーダの応答信号のＡ／Ｄ変換出
力を得ることができる。
以上のように、この発明によれば、Ａ／Ｄ変換器のビッ
ト数を少なくし、かつメモリのループを構成するように
したので、高速で、広ダイナミツクレンジのＡ／Ｄ変換
回路が得られる効果がある。
ト数を少なくし、かつメモリのループを構成するように
したので、高速で、広ダイナミツクレンジのＡ／Ｄ変換
回路が得られる効果がある。
第１図はこの発明の一実施例によるＡ／Ｄ変換回路を示
す図、第２図はこの発明による入力アナログ信号のサン
プリング方法を示す図、第３図はこの発明の他の実施例
によるＡ／Ｄ変換回路を示す図、第４図はこの発明の他
の実施例のパルス例と応答信号の関係を示す図、第５図
は従来のＡ／Ｄ変換回路を示す図、第６図は従来のサン
プリング方法を示す図である。 １・・・８ｂｉｔ （ビット数の少ない）Ａ／Ｄ変換
回路、２・・・８ｂｉｔＤ／Ａ変換回路、３・・・メモ
リ、４・・・加算器、５・・・多数組み合わせたメモリ
、６・・・１２ｂｉｔＡ／Ｄ変換回路。 なお図中同一符号は同−又は相当部分を示す。
す図、第２図はこの発明による入力アナログ信号のサン
プリング方法を示す図、第３図はこの発明の他の実施例
によるＡ／Ｄ変換回路を示す図、第４図はこの発明の他
の実施例のパルス例と応答信号の関係を示す図、第５図
は従来のＡ／Ｄ変換回路を示す図、第６図は従来のサン
プリング方法を示す図である。 １・・・８ｂｉｔ （ビット数の少ない）Ａ／Ｄ変換
回路、２・・・８ｂｉｔＤ／Ａ変換回路、３・・・メモ
リ、４・・・加算器、５・・・多数組み合わせたメモリ
、６・・・１２ｂｉｔＡ／Ｄ変換回路。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）アナログ信号をディジタル信号に変換するＡ／Ｄ
変換回路において、 ビット数の少ないＡ／Ｄ変換器と、 前回の出力ディジタル信号を記憶するメモリと、該メモ
リの出力をＤ／Ａ変換するＤ／Ａ変換器と、 入力アナログ信号から上記Ｄ／Ａ変換器の出力を減算し
上記ビット数の少ないＡ／Ｄ変換器に入力する加算器と
、 上記Ａ／Ｄ変換器の出力と上記メモリの出力とを加算し
出力ディジタル信号とする加算器とを備えたことを特徴
とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21171188A JPH0260232A (ja) | 1988-08-25 | 1988-08-25 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21171188A JPH0260232A (ja) | 1988-08-25 | 1988-08-25 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0260232A true JPH0260232A (ja) | 1990-02-28 |
Family
ID=16610333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21171188A Pending JPH0260232A (ja) | 1988-08-25 | 1988-08-25 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260232A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124847A (ja) * | 2009-12-11 | 2011-06-23 | Nippon Ceramic Co Ltd | 抵抗型赤外線センサ出力の増幅装置 |
| JP2015141174A (ja) * | 2014-01-30 | 2015-08-03 | パナソニック株式会社 | レーダ装置 |
-
1988
- 1988-08-25 JP JP21171188A patent/JPH0260232A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124847A (ja) * | 2009-12-11 | 2011-06-23 | Nippon Ceramic Co Ltd | 抵抗型赤外線センサ出力の増幅装置 |
| JP2015141174A (ja) * | 2014-01-30 | 2015-08-03 | パナソニック株式会社 | レーダ装置 |
| US9880276B2 (en) | 2014-01-30 | 2018-01-30 | Panasonic Corporation | Radar device |
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