JPH0262591A - 表示データ記憶装置 - Google Patents
表示データ記憶装置Info
- Publication number
- JPH0262591A JPH0262591A JP63214030A JP21403088A JPH0262591A JP H0262591 A JPH0262591 A JP H0262591A JP 63214030 A JP63214030 A JP 63214030A JP 21403088 A JP21403088 A JP 21403088A JP H0262591 A JPH0262591 A JP H0262591A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- address
- display
- modification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータの表示機能を持った電子機器に関するも
のである。
のである。
従来の技術
近年、電子機器の機機能化、複合化が進み、ＣＲＴやＬ
ＣＤなどの画面表示機能を備え、かつその表示において
、文字などの基本データと、これを補う反転や下線など
の修飾データを表示するものが一般的となってきた。
ＣＤなどの画面表示機能を備え、かつその表示において
、文字などの基本データと、これを補う反転や下線など
の修飾データを表示するものが一般的となってきた。
以下、図面を参照しながら従来の表示データ記憶装置に
ついて説明する。
ついて説明する。
第２図は従来の表示データ記憶装置の一例を示すもので
ある。
ある。
第２図に於て、１け表示データの記憶部への読み書きを
制御するホストコントローラ、２は１より与えられるホ
スト系制御バスで、データのリード、ライト信号や、バ
ッファ制御信号２＆を含む。
制御するホストコントローラ、２は１より与えられるホ
スト系制御バスで、データのリード、ライト信号や、バ
ッファ制御信号２＆を含む。
３は同じくホスト系アドレスバス、４は同じくホスト系
データバス、６は表示系を制御する表示コントローラ、
６は６より与えられる表示系制御信号で、表示動作時の
リード信号や制御切り替え信号６ａを含む。７は６より
与えられる表示系アドレスバス、８は修飾データ用バス
、９は基本データ用バス、１０は９よりデータ変換部１
６によって生成される表示ドツト信号、１１ａはアドレ
スセレクタ１４により選択された基本データ用アドレス
バス、１１ｂは同様に修飾データ用アドレスバス、１２
け制御セレクタ１８により選択され、データ記憶部１Ｔ
に与えられるリード、ライト信信号などの制御信号であ
る。１３け３より記憶部の素子セレクト信号を作るアド
レスデコーダ、１４はアドレスセレクタで、１４ａは３
と７を選択し、１１ａを得る基本アドレスセレクタ、１
４ｂは同じく３と７より１１ｂを得る修飾アドレスセレ
クタである。１６は１と記憶部間の双方向データバッフ
ァで、１６ａは基本データバッファ、１６ｂは修飾デー
タバッファである。１７ａは基本データ記憶素子、１７
ｂは修飾データ記憶素子で、各々そのアドレス構成は実
際の表示領域に対応している。１９は６により表示デー
タを受は表示する表示部である。
データバス、６は表示系を制御する表示コントローラ、
６は６より与えられる表示系制御信号で、表示動作時の
リード信号や制御切り替え信号６ａを含む。７は６より
与えられる表示系アドレスバス、８は修飾データ用バス
、９は基本データ用バス、１０は９よりデータ変換部１
６によって生成される表示ドツト信号、１１ａはアドレ
スセレクタ１４により選択された基本データ用アドレス
バス、１１ｂは同様に修飾データ用アドレスバス、１２
け制御セレクタ１８により選択され、データ記憶部１Ｔ
に与えられるリード、ライト信信号などの制御信号であ
る。１３け３より記憶部の素子セレクト信号を作るアド
レスデコーダ、１４はアドレスセレクタで、１４ａは３
と７を選択し、１１ａを得る基本アドレスセレクタ、１
４ｂは同じく３と７より１１ｂを得る修飾アドレスセレ
クタである。１６は１と記憶部間の双方向データバッフ
ァで、１６ａは基本データバッファ、１６ｂは修飾デー
タバッファである。１７ａは基本データ記憶素子、１７
ｂは修飾データ記憶素子で、各々そのアドレス構成は実
際の表示領域に対応している。１９は６により表示デー
タを受は表示する表示部である。
以上のように構成された表示データ記憶装置について、
以下その動作を説明する。
以下その動作を説明する。
第３図にこの従来例の各信号タイミングを示す。
１７＆、１７ｂへの各データの書き込み、読み出しけ６
ａの切り替え信号により、ホストコントローラからの期
間と、表示コントローラからの期間に分けられ、アドレ
ス信号と制御信号が各々切り替えられる。まず、ホスト
期間に同期してホストコントローラから、素子セレクト
信号を含む基本アドレスが３→１４ａ→１１ａ１基本デ
ータが４→１６ａ−’９、書き込み制御信号が２→１Ｂ
−１２と与えられ、１７ａの特定アドレスに基本データ
が書き込まれる。さらに、下線付与や反転などの修飾を
施す場合、別のホスト期間にて同様に修飾アドレスが３
→１４ｂ→１１ｂ１修飾データ４→１５ｂ−ｓ、書き込
み制御信号が２−１８−１２と与えられ、１７ｂの基本
データに対応するアドレスに修飾データが書き込まれる
。なお、両データは、上記同様の制御タイミングにて読
み出し制御信号により、１５を介してホスト側へ読み出
すことができる。
ａの切り替え信号により、ホストコントローラからの期
間と、表示コントローラからの期間に分けられ、アドレ
ス信号と制御信号が各々切り替えられる。まず、ホスト
期間に同期してホストコントローラから、素子セレクト
信号を含む基本アドレスが３→１４ａ→１１ａ１基本デ
ータが４→１６ａ−’９、書き込み制御信号が２→１Ｂ
−１２と与えられ、１７ａの特定アドレスに基本データ
が書き込まれる。さらに、下線付与や反転などの修飾を
施す場合、別のホスト期間にて同様に修飾アドレスが３
→１４ｂ→１１ｂ１修飾データ４→１５ｂ−ｓ、書き込
み制御信号が２−１８−１２と与えられ、１７ｂの基本
データに対応するアドレスに修飾データが書き込まれる
。なお、両データは、上記同様の制御タイミングにて読
み出し制御信号により、１５を介してホスト側へ読み出
すことができる。
一方、表示期間に同期して表示コントローラより表示走
査に従い、表示アドレスが７→１４ａ→１１ａ１及び７
→１４ｂ−１１ｂ、読み出し制御信号が６→１８→１２
と、１７ａ及び１７ｂへ同時に与えられる。こうして読
み出された基本データｌ′ｉ１６により表示形態を表す
ドブトデータに変換され、１ｏを介し、また修飾データ
は８を介して、表示コントローラにとりこまれ、表示タ
イミング信号と織り合わされ、１９へ送られて表示され
る。表示コントローラは上記動作を順次アドレスを走査
しつつ繰返し、１７内のデータ１９にて表示させる。
査に従い、表示アドレスが７→１４ａ→１１ａ１及び７
→１４ｂ−１１ｂ、読み出し制御信号が６→１８→１２
と、１７ａ及び１７ｂへ同時に与えられる。こうして読
み出された基本データｌ′ｉ１６により表示形態を表す
ドブトデータに変換され、１ｏを介し、また修飾データ
は８を介して、表示コントローラにとりこまれ、表示タ
イミング信号と織り合わされ、１９へ送られて表示され
る。表示コントローラは上記動作を順次アドレスを走査
しつつ繰返し、１７内のデータ１９にて表示させる。
このように、両コントローラは時分割的に、各々随時表
示データ記憶素子へのアクセスができる。
示データ記憶素子へのアクセスができる。
発明が解決しようとする課題
しかしながら、上記のような構成では、基本データ及び
修飾データに対応して２つの記憶素子が必要で、かつこ
れに付随してアドレスセレクタ、データバッファが２組
ずつ必要となり、部品点数が多く、また高価であるとい
う問題点を有していた。
修飾データに対応して２つの記憶素子が必要で、かつこ
れに付随してアドレスセレクタ、データバッファが２組
ずつ必要となり、部品点数が多く、また高価であるとい
う問題点を有していた。
本発明は、上記従来の技術に着目しなされたもので、部
品数の少ない、小型で低価格の表示データ記憶装置を提
供するものである。
品数の少ない、小型で低価格の表示データ記憶装置を提
供するものである。
課題を解決するための手段
この目的を達成するために本発明の表示データ記憶装置
は、各々−通りのアドレスセレクタと、制御信号セレク
タと、アドレス変更器と、記憶素子と、データラッチ回
路により構成されている。
は、各々−通りのアドレスセレクタと、制御信号セレク
タと、アドレス変更器と、記憶素子と、データラッチ回
路により構成されている。
作 用
この構成によりホストコントローラ及び表示コントロー
ラは、アドレスセレクタ、制御信号セレクタを共通に使
用し、また、表示読み出しにはラッチ回路を用いて、表
示用基本データと修飾用データ両方について単一の記憶
素子で対応できる。
ラは、アドレスセレクタ、制御信号セレクタを共通に使
用し、また、表示読み出しにはラッチ回路を用いて、表
示用基本データと修飾用データ両方について単一の記憶
素子で対応できる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例に於ける表示データ記憶装置
のブロック図を示すものである。
のブロック図を示すものである。
第１図に於て、１はホストコントローラ′Ｓ２は２ａの
バッファ制御信号を含むホスト系制御バス、３は同じく
ホスト系アドレスバスで３ａは基本データ領域と修飾デ
ータ領域を区別するアドレス信号、４はホスト系データ
バスである。°６は表示系を制御する表示コントローラ
、６は表示系制御信号で、制御切り替え信号６ａを含み
、６ａから更にタイミング発生器２１により、アドレス
切り替え信号６ｂを得る。７は表示系アドレスバス、９
は基本データ用パスで、１０は９よやデータ変換部１６
によって生成される表示ドツト信号、１１はアドレスセ
レクタ１４により選択されたアドレスバスで、３１！１
またはψｂから選択された切り替えアドレス信号１１Ｃ
を含む。１２は制御セレクタ１８により選択され、デー
タ記憶部１７に与えられる制御信号で、１６は１と１７
の間の双方向データバッファ、２０は１６と１７の間の
データバスで、２２は読み出された基本データを固持す
るラッチ回路、１９は表示部である。
バッファ制御信号を含むホスト系制御バス、３は同じく
ホスト系アドレスバスで３ａは基本データ領域と修飾デ
ータ領域を区別するアドレス信号、４はホスト系データ
バスである。°６は表示系を制御する表示コントローラ
、６は表示系制御信号で、制御切り替え信号６ａを含み
、６ａから更にタイミング発生器２１により、アドレス
切り替え信号６ｂを得る。７は表示系アドレスバス、９
は基本データ用パスで、１０は９よやデータ変換部１６
によって生成される表示ドツト信号、１１はアドレスセ
レクタ１４により選択されたアドレスバスで、３１！１
またはψｂから選択された切り替えアドレス信号１１Ｃ
を含む。１２は制御セレクタ１８により選択され、デー
タ記憶部１７に与えられる制御信号で、１６は１と１７
の間の双方向データバッファ、２０は１６と１７の間の
データバスで、２２は読み出された基本データを固持す
るラッチ回路、１９は表示部である。
以上のように構成された表示データ記憶装置について、
以下その動作を説明する。
以下その動作を説明する。
第４図に本装置の各信号タイミングを示す。従来例と同
様に、データ記憶部へのアクセスは６ａの制御切り替え
信号によりホストコントローラからの期間と、表示コン
トローラからの期間に分けられ、アドレス信号と制御信
号が各々切り替えられる。まず、ホスト期間に同期して
ホストコントローラから基本アドレス指定となった３ａ
を含む基本アドレスが３−１４−１１ （１１ｃ）、基
本データが４−１５−２０．書き込み制御信号が２−１
８→１２と与えられ、１７の特定アドレスに基本データ
が書き込まれる。さらに表示データに修飾を施す場合、
別のホスト期間で今度は３ａを修飾アドレス指定とし、
同様の手順にて同一記憶素子内の該当アドレスに修飾デ
ータを書き込む。なお、両データは、上記同様の制御タ
イミングにて読み出し制御信号によゆ、１６を介してホ
スト側へ読み出すことができる。
様に、データ記憶部へのアクセスは６ａの制御切り替え
信号によりホストコントローラからの期間と、表示コン
トローラからの期間に分けられ、アドレス信号と制御信
号が各々切り替えられる。まず、ホスト期間に同期して
ホストコントローラから基本アドレス指定となった３ａ
を含む基本アドレスが３−１４−１１ （１１ｃ）、基
本データが４−１５−２０．書き込み制御信号が２−１
８→１２と与えられ、１７の特定アドレスに基本データ
が書き込まれる。さらに表示データに修飾を施す場合、
別のホスト期間で今度は３ａを修飾アドレス指定とし、
同様の手順にて同一記憶素子内の該当アドレスに修飾デ
ータを書き込む。なお、両データは、上記同様の制御タ
イミングにて読み出し制御信号によゆ、１６を介してホ
スト側へ読み出すことができる。
一方、表示期間に同期して表示コントローラより表示走
査に従い、基本アドレス指定となった６ｂを含む基本ア
ドレスが７（６ｂ）−１４−１１（１１Ｃ）、読み出し
制御信号が６−１８−１２と与えられ、１７より、まず
基本データが２０上に読み出される。次に６ｂは修飾ア
ドレス指定に切り替わり、このとき基本データは２２に
てラッチされ、９を介して１６により表示形態を表すド
ツトデータに変換され、１０を介し、６へ与えられる。
査に従い、基本アドレス指定となった６ｂを含む基本ア
ドレスが７（６ｂ）−１４−１１（１１Ｃ）、読み出し
制御信号が６−１８−１２と与えられ、１７より、まず
基本データが２０上に読み出される。次に６ｂは修飾ア
ドレス指定に切り替わり、このとき基本データは２２に
てラッチされ、９を介して１６により表示形態を表すド
ツトデータに変換され、１０を介し、６へ与えられる。
さらに、修飾アドレスは７（６ｂ）−１４→１１（１１
Ｃ）と与えられ、１Ｔより修飾データが読み出され、２
０を介し、６へ与えられる。
Ｃ）と与えられ、１Ｔより修飾データが読み出され、２
０を介し、６へ与えられる。
表示コントローラはこれらをとりこみ、表示タイミング
信号と織り合わせて、１９へ送る。表示コントローラは
上記動作を順次アドレスを走査しつつ繰返し、１７内の
データを１９にて表示させることになる。
信号と織り合わせて、１９へ送る。表示コントローラは
上記動作を順次アドレスを走査しつつ繰返し、１７内の
データを１９にて表示させることになる。
以上のように本実施例によれば、表示用基本データと修
飾データを同一の記憶素子内に格納することにより、記
憶素子と、そのアクセスに必要な各種セレクタ、バッフ
ァの数を半減することができる。
飾データを同一の記憶素子内に格納することにより、記
憶素子と、そのアクセスに必要な各種セレクタ、バッフ
ァの数を半減することができる。
なお、双方向データバッファは本発明において必須のも
のではないが、一般に制御の確実性向上のため使用する
ことが多い。
のではないが、一般に制御の確実性向上のため使用する
ことが多い。
発明の効果
以上のように本発明は、表示用基本データと修飾データ
を同一の記憶素子内に格納して、その周辺回路を含めて
部品点数を大幅に減らすことにより、装置の小型化と低
価格化ができ、その実用的効果は大である。
を同一の記憶素子内に格納して、その周辺回路を含めて
部品点数を大幅に減らすことにより、装置の小型化と低
価格化ができ、その実用的効果は大である。
第１図は本発明の一実施例に於ける表示データ記憶装置
のブロック図、第４図は同実施例に於ける信号タイミン
グ図、第２図は従来の表示データ記憶装置のブロック図
、第３図は同従来例に於ける信号タイミング図である。 １・・・・・・ホストコントローラ、６・山・・表示コ
ントローラ、１４・・・・・・アドレスセレクタ、１５
・・印・双方向データバッファ、１６・・・・・・デー
タ変換器、１７・・・・・・データ記憶部、１Ｂ・・・
・・・制御セレクタ、１９・・・・・・表示部、２１・
・・・・・タイミング発生器、２２・・・・・・ラッチ
回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 表ｔ】ン卸−ラへ
のブロック図、第４図は同実施例に於ける信号タイミン
グ図、第２図は従来の表示データ記憶装置のブロック図
、第３図は同従来例に於ける信号タイミング図である。 １・・・・・・ホストコントローラ、６・山・・表示コ
ントローラ、１４・・・・・・アドレスセレクタ、１５
・・印・双方向データバッファ、１６・・・・・・デー
タ変換器、１７・・・・・・データ記憶部、１Ｂ・・・
・・・制御セレクタ、１９・・・・・・表示部、２１・
・・・・・タイミング発生器、２２・・・・・・ラッチ
回路。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名第 図 表ｔ】ン卸−ラへ
Claims (1)
- ２系統の制御系につながる各々ひとつのアドレスセレク
タと、制御信号セレクタと、アドレス信号の一部を切り
替えるアドレス変更器と、このアドレス切り替えにより
表示用基本データとその修飾データを同一素子内に格納
する単一の記憶素子と、アドレス変更直前に読み出され
た前記基本データを固定するラッチ回路により構成され
た表示データ記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214030A JPH0262591A (ja) | 1988-08-29 | 1988-08-29 | 表示データ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214030A JPH0262591A (ja) | 1988-08-29 | 1988-08-29 | 表示データ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262591A true JPH0262591A (ja) | 1990-03-02 |
Family
ID=16649115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214030A Pending JPH0262591A (ja) | 1988-08-29 | 1988-08-29 | 表示データ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262591A (ja) |
-
1988
- 1988-08-29 JP JP63214030A patent/JPH0262591A/ja active Pending
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