JPH0263243A - Ｄｔｍｆジェネレータ回路 - Google Patents
Ｄｔｍｆジェネレータ回路Info
- Publication number
- JPH0263243A JPH0263243A JP31030287A JP31030287A JPH0263243A JP H0263243 A JPH0263243 A JP H0263243A JP 31030287 A JP31030287 A JP 31030287A JP 31030287 A JP31030287 A JP 31030287A JP H0263243 A JPH0263243 A JP H0263243A
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- JP
- Japan
- Prior art keywords
- low
- clock
- clock control
- circuit
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電話機の発呼信号であるＰＢ倍信号発生する
ためのＤＴＭＦジェネレータ回路に関するものである。
ためのＤＴＭＦジェネレータ回路に関するものである。
第２図は従来のＤＴＭＦジェネレータ回路の構成図の一
例であり、図において、１１は水晶発振子を用いた３、
５８ＭＨｚの発振回路、２は設定された値に対応した分
周を行う低群用プログラマブルカウンタ、３は１４進力
ウント動作を行う低群用アドレスカウンタ、４は擬似正
弦波データを格納した低群用正弦波ＲＯＭテーブル、５
は抵抗網によって構成され、ディジタル値をアナログ値
に変換する低群用Ｄ−Ａ変換器である。６〜９はそれぞ
れ２〜５と相等の構成の高群用ブロックである。１０は
２つの正弦波信号を電気的に加算。
例であり、図において、１１は水晶発振子を用いた３、
５８ＭＨｚの発振回路、２は設定された値に対応した分
周を行う低群用プログラマブルカウンタ、３は１４進力
ウント動作を行う低群用アドレスカウンタ、４は擬似正
弦波データを格納した低群用正弦波ＲＯＭテーブル、５
は抵抗網によって構成され、ディジタル値をアナログ値
に変換する低群用Ｄ−Ａ変換器である。６〜９はそれぞ
れ２〜５と相等の構成の高群用ブロックである。１０は
２つの正弦波信号を電気的に加算。
増巾する加算増巾器である。
次に動作について説明する。
まず、３．５８ＭＨｚ発振回路１１によって発生する３
、５８ＭＨｚのクロック信号は低群用プログラマブルカ
ウンタ２のクロック源として供給され、各々の低群周波
数に対応した分周比で分周された後、低群用アドレスカ
ウンタ３のクロック源として供給される。低群用アドレ
スカウンタ３は１４進のカウンタとして動作し、擬似正
弦波データを格納した低群用正弦波ＲＯＭテーブル４の
アドレスを順次指定する。低群用正弦波ＲＯＭテーブル
４より出力される擬似正弦波ディジタルデータは低群用
Ｄ−Ａ変損器５によりアナログ値としての擬似正弦波に
変換される。
、５８ＭＨｚのクロック信号は低群用プログラマブルカ
ウンタ２のクロック源として供給され、各々の低群周波
数に対応した分周比で分周された後、低群用アドレスカ
ウンタ３のクロック源として供給される。低群用アドレ
スカウンタ３は１４進のカウンタとして動作し、擬似正
弦波データを格納した低群用正弦波ＲＯＭテーブル４の
アドレスを順次指定する。低群用正弦波ＲＯＭテーブル
４より出力される擬似正弦波ディジタルデータは低群用
Ｄ−Ａ変損器５によりアナログ値としての擬似正弦波に
変換される。
６〜９はそれぞれ２〜５と相等の機能を有した高群用ブ
ロックである。加算増巾器１０は低群用Ｄ−Ａ変換器５
及び高群用Ｄ−Ａ変換器９より出力される２種類の擬似
正弦波信号を電気的に加算増巾し外部に出力する。
ロックである。加算増巾器１０は低群用Ｄ−Ａ変換器５
及び高群用Ｄ−Ａ変換器９より出力される２種類の擬似
正弦波信号を電気的に加算増巾し外部に出力する。
本構成のＤＴＭＦジェネレータ回路によって出力される
低群、高群正弦波信号に対する規格周波数、プログラマ
ブルカウンタ設定値、出力正弦波周波数に対する分周比
、出力正弦波周波数、偏差。
低群、高群正弦波信号に対する規格周波数、プログラマ
ブルカウンタ設定値、出力正弦波周波数に対する分周比
、出力正弦波周波数、偏差。
誤差を第４図に示す。
従来のＤＴＭＦジェネレータ回路は以上のように構成さ
れているので、出力擬似正弦波周波数誤差を低減するた
めに、源発振りロフクとして比較的高い数ＭＨｚのクロ
ックを用いており、半導体化するうえで低消費電力化及
び低電圧動作の実現が困難であった。
れているので、出力擬似正弦波周波数誤差を低減するた
めに、源発振りロフクとして比較的高い数ＭＨｚのクロ
ックを用いており、半導体化するうえで低消費電力化及
び低電圧動作の実現が困難であった。
本発明は上記のような問題点を解消するためになされた
もので、出力擬似正弦波周波数誤差を増加させることな
く、比較的低い周波数のクロックで動作し、半導体化す
る場合に低消費電力化が図れ、低電圧動作が実現できる
ＤＴＭＦジェネレータ回路を得ることを目的とする。
もので、出力擬似正弦波周波数誤差を増加させることな
く、比較的低い周波数のクロックで動作し、半導体化す
る場合に低消費電力化が図れ、低電圧動作が実現できる
ＤＴＭＦジェネレータ回路を得ることを目的とする。
この発明に係るＤＴＭＦジェネレータ回路は、低群及び
高群に対して各々２周波に共通な２通りの制？ＩＩ＋信
号を出力するクロック制御信号発生回路、及びクロック
制御回路を設けたものである。
高群に対して各々２周波に共通な２通りの制？ＩＩ＋信
号を出力するクロック制御信号発生回路、及びクロック
制御回路を設けたものである。
この発明におけるＤＴＭＦジェネレータ回路では、クロ
ック制御回路及びクロック制御信号発生回路を設け、低
群及び高群の各々２周波に共通な２通りのクロック湘制
御を行うようにしたので、出力擬似正弦波周波数誤差を
増加させることなく比較的低い周波数のクロックで動作
させることができる。
ック制御回路及びクロック制御信号発生回路を設け、低
群及び高群の各々２周波に共通な２通りのクロック湘制
御を行うようにしたので、出力擬似正弦波周波数誤差を
増加させることなく比較的低い周波数のクロックで動作
させることができる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＤ Ｔ Ｍ Ｆジェネ
レータ回路を示す構成図である。図において、１は４０
０ＫＨｚの水晶発振子またはセラミック発振子を用いた
４００ＫＨｚ発振回路、１２は論理回路によって構成さ
れた低群用クロック制御回路、２は設定された値に対応
した分周を行う低群用プログラマブルカウンタ、３は１
４ｉｊａ力ウンタ動作を行う低群用アドレスカウンタ、
１３はこの低群用アドレスカウンタ３の値に対応して、
低群用クロック制御回路１２に、各低群周波数に対して
２周波に共通な２通りの制御信号を発生する低群用クロ
ック制御信号発生回路、４は擬似正弦波データを格納し
た低群用正弦波ＲＯＭテーブル、５は抵抗網によって構
成され、ディジタル値をアナログ値に変換するＤ−Ａ変
換器である。同様に、１４は高群用クロック制御回路、
１５は高群用クロック制御信号発生回路、６は高群用プ
ログラマブルカウンタ、７は高群用アドレスカウンタ、
８は高群用正弦波ＲＯＭテーブル、９は高群用ＤＡ変換
器である。１０は低群用Ｄ−Ａ変換器５及び高群用Ｄ−
Ａ変換器９の出力を加算、増巾する加算増巾器である。
レータ回路を示す構成図である。図において、１は４０
０ＫＨｚの水晶発振子またはセラミック発振子を用いた
４００ＫＨｚ発振回路、１２は論理回路によって構成さ
れた低群用クロック制御回路、２は設定された値に対応
した分周を行う低群用プログラマブルカウンタ、３は１
４ｉｊａ力ウンタ動作を行う低群用アドレスカウンタ、
１３はこの低群用アドレスカウンタ３の値に対応して、
低群用クロック制御回路１２に、各低群周波数に対して
２周波に共通な２通りの制御信号を発生する低群用クロ
ック制御信号発生回路、４は擬似正弦波データを格納し
た低群用正弦波ＲＯＭテーブル、５は抵抗網によって構
成され、ディジタル値をアナログ値に変換するＤ−Ａ変
換器である。同様に、１４は高群用クロック制御回路、
１５は高群用クロック制御信号発生回路、６は高群用プ
ログラマブルカウンタ、７は高群用アドレスカウンタ、
８は高群用正弦波ＲＯＭテーブル、９は高群用ＤＡ変換
器である。１０は低群用Ｄ−Ａ変換器５及び高群用Ｄ−
Ａ変換器９の出力を加算、増巾する加算増巾器である。
次に動作について説明する。
まず、４００ＫＨｚ発振回路１によって発生する４００
ＫＨｚのクロック信号は低群用クロック制御回路１２を
介して低群用プログラマブルカウンタ２のクロック源と
して供給され、各々の低群周波数に対応した分周比で分
周された後、低群用アドレスカウンタ３のクロック源と
して供給される。低群用クロック制御信号発生回路１３
は１４進カウンタとして動作する低群用アドレスカウン
タ３の各々の値に応じて、各低群周波数に対応した２種
類の制御信号を低群用クロック制御回路１２に対して出
力する。低群用クロック制御信号発生回路１３より制御
信号を受けた低群用クロック制御回路１２は各々の制御
信号に対応して入力クロック源の４００ＫＨｚのクロッ
クに対して１クロツクの削除１行うか行わないかを判断
し制御する。低群用アドレスカウンタ３は１４進カウン
タとして動作し、擬似正弦波データを格納した低群用正
弦波ＲＯＭテーブル４のアドレスを順次指定する。低群
用正弦波ＲＯＭテーブル４より出力される擬似正弦波デ
ィジタルデータは低群用Ｄ−Ａ変換器５によりアナログ
値としての擬似正弦波に変換される。
ＫＨｚのクロック信号は低群用クロック制御回路１２を
介して低群用プログラマブルカウンタ２のクロック源と
して供給され、各々の低群周波数に対応した分周比で分
周された後、低群用アドレスカウンタ３のクロック源と
して供給される。低群用クロック制御信号発生回路１３
は１４進カウンタとして動作する低群用アドレスカウン
タ３の各々の値に応じて、各低群周波数に対応した２種
類の制御信号を低群用クロック制御回路１２に対して出
力する。低群用クロック制御信号発生回路１３より制御
信号を受けた低群用クロック制御回路１２は各々の制御
信号に対応して入力クロック源の４００ＫＨｚのクロッ
クに対して１クロツクの削除１行うか行わないかを判断
し制御する。低群用アドレスカウンタ３は１４進カウン
タとして動作し、擬似正弦波データを格納した低群用正
弦波ＲＯＭテーブル４のアドレスを順次指定する。低群
用正弦波ＲＯＭテーブル４より出力される擬似正弦波デ
ィジタルデータは低群用Ｄ−Ａ変換器５によりアナログ
値としての擬似正弦波に変換される。
また高群用ブロックも低群用ブロックと相等の機能で動
作し、加算増巾器１０は低群用Ｄ−Ａ変換器５及び高群
用Ｄ−Ａ変換器９より出力される２種類の擬似正弦波信
号を電気的に加算、増巾する。
作し、加算増巾器１０は低群用Ｄ−Ａ変換器５及び高群
用Ｄ−Ａ変換器９より出力される２種類の擬似正弦波信
号を電気的に加算、増巾する。
なお、低群用クロック制御信号発生回路１３より出力さ
れるクロック制御信号は６９７Ｈｚ及び７７０Ｈｚに対
して共通であり、８５２Ｈｚ及び９４１Ｈｚに対して共
通な２通りの信号である。
れるクロック制御信号は６９７Ｈｚ及び７７０Ｈｚに対
して共通であり、８５２Ｈｚ及び９４１Ｈｚに対して共
通な２通りの信号である。
また高群用クロック制御信号発生回路１５より出力され
るクロック制御信号は、１２０９Ｈｚ及び１４４７Ｈｚ
に対して共通であり、１３３６Ｈｚ及び１６３３Ｈｚに
対して共通な２通りの信号である。
るクロック制御信号は、１２０９Ｈｚ及び１４４７Ｈｚ
に対して共通であり、１３３６Ｈｚ及び１６３３Ｈｚに
対して共通な２通りの信号である。
本構成のＤＴＭＦジェネレータ回路によって出力される
低群、高群正弦波信号に対する規格周波数、プログラマ
ブルカウンタ設定値、出力正弦波周波数に対する分周比
、出力正弦周波数、偏差。
低群、高群正弦波信号に対する規格周波数、プログラマ
ブルカウンタ設定値、出力正弦波周波数に対する分周比
、出力正弦周波数、偏差。
誤差を第３図に示す。
なお、上記実施例では、低群及び高群の分周器としてプ
ログラマブルカウンタを用いたが、各々に対して４通、
りの固定分周器を用い、これを切り替えて使用するもの
であっても良い。
ログラマブルカウンタを用いたが、各々に対して４通、
りの固定分周器を用い、これを切り替えて使用するもの
であっても良い。
また低群及び高群のアドレスカウンタを１４ビツトとし
ているが、他のビット数でもよく、クロック制御信号を
共有する２周波の組み合わせも他の組み合わせであって
もよい。
ているが、他のビット数でもよく、クロック制御信号を
共有する２周波の組み合わせも他の組み合わせであって
もよい。
また源発振周波数を４００ＫＨｚとしたが、こ・れは他
の（直でもよい。
の（直でもよい。
第３図に関し、この内容は一実施例であり、源発振周波
数及びアドレスカウンタのビット数に応じた他の値であ
ってもよい。
数及びアドレスカウンタのビット数に応じた他の値であ
ってもよい。
以上のようにこの発明に係るＤＴＭＦジェネレータ回路
によれば、低群及び高群の各々に対して２周波に共通な
２種類のクロック制御信号により源発振クロックを制御
するため、出力正弦波周波数誤差を増加させることなく
、より低い周波数の源発振クロック制御信号発生回路を
使用することができ、半導体化する場合において、低消
費電力化が図れ、低電圧動作が実現できる効果がある。
によれば、低群及び高群の各々に対して２周波に共通な
２種類のクロック制御信号により源発振クロックを制御
するため、出力正弦波周波数誤差を増加させることなく
、より低い周波数の源発振クロック制御信号発生回路を
使用することができ、半導体化する場合において、低消
費電力化が図れ、低電圧動作が実現できる効果がある。
第１図は本発明の一実施例によるＤＴＭＦジェネレータ
回路を示す構成図、第２図は従来のＤＴＭＦジェネレー
タ回路を示す構成図、第３図は本発明の一実施例による
ＤＴＭＦジェネレータ回路のプログラマブルカウンタ設
定値、出力正弦波周波数に対する分周比、出力正弦波周
波数、偏差誤差を示す図、第４図は従来のＤ Ｔ Ｍ
Ｆジェネレータ回路のプログラーマプルカウンタ設定値
、出力正弦波周波数に対する分周比、出力正弦波周波数
偏差、誤差を示す図である。 図において、■は４００ＫＨｚ発振回路、２は低群用プ
ログラマブルカウンタ、３は低群用アドレスカウンタ、
４は低群用正弦波ＲＯＭテーブル、５は低群用Ｄ−Ａ変
換器、６は高群用プログラマブルカウンタ、７は高群用
アドレスカウンタ、８は高群用正弦波ＲＯＭテーブル、
９は高群用り−Ａ変換器、１０は加算増巾器、１１は３
．５８ＭＨｚ発振回路、１２は低群用クロック制御信号
、１３は低群用クロック制御信号発生回路、１４は高群
用クロック制御回路、１５は高群用クロック制御信号発
生回路である。 なお図中同一符号は同−又は相当部分を示す。
回路を示す構成図、第２図は従来のＤＴＭＦジェネレー
タ回路を示す構成図、第３図は本発明の一実施例による
ＤＴＭＦジェネレータ回路のプログラマブルカウンタ設
定値、出力正弦波周波数に対する分周比、出力正弦波周
波数、偏差誤差を示す図、第４図は従来のＤ Ｔ Ｍ
Ｆジェネレータ回路のプログラーマプルカウンタ設定値
、出力正弦波周波数に対する分周比、出力正弦波周波数
偏差、誤差を示す図である。 図において、■は４００ＫＨｚ発振回路、２は低群用プ
ログラマブルカウンタ、３は低群用アドレスカウンタ、
４は低群用正弦波ＲＯＭテーブル、５は低群用Ｄ−Ａ変
換器、６は高群用プログラマブルカウンタ、７は高群用
アドレスカウンタ、８は高群用正弦波ＲＯＭテーブル、
９は高群用り−Ａ変換器、１０は加算増巾器、１１は３
．５８ＭＨｚ発振回路、１２は低群用クロック制御信号
、１３は低群用クロック制御信号発生回路、１４は高群
用クロック制御回路、１５は高群用クロック制御信号発
生回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）電話機の発呼信号であるＰＢ信号を発生するＤＴ
ＭＦジェネレータ回路において、低群及び高群に対して
各々２周波に共通な２種類のクロック制御信号を発生す
る手段を設け、該クロック制御信号により源発振クロッ
クを制御することを特徴とするＤＴＭＦジェネレータ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31030287A JPH0263243A (ja) | 1987-12-08 | 1987-12-08 | Ｄｔｍｆジェネレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31030287A JPH0263243A (ja) | 1987-12-08 | 1987-12-08 | Ｄｔｍｆジェネレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0263243A true JPH0263243A (ja) | 1990-03-02 |
Family
ID=18003588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31030287A Pending JPH0263243A (ja) | 1987-12-08 | 1987-12-08 | Ｄｔｍｆジェネレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0263243A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144902A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 信号形成回路 |
-
1987
- 1987-12-08 JP JP31030287A patent/JPH0263243A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61144902A (ja) * | 1984-12-19 | 1986-07-02 | Hitachi Ltd | 信号形成回路 |
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