JPH0441379Y2 - - Google Patents
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- Publication number
- JPH0441379Y2 JPH0441379Y2 JP1985135183U JP13518385U JPH0441379Y2 JP H0441379 Y2 JPH0441379 Y2 JP H0441379Y2 JP 1985135183 U JP1985135183 U JP 1985135183U JP 13518385 U JP13518385 U JP 13518385U JP H0441379 Y2 JPH0441379 Y2 JP H0441379Y2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- semiconductor device
- power supply
- circuit
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、リセツト端子を有するIC等の第１
の半導体装置と、リセツト端子をもたないIC等
の第２半導体装置とを備えた電子機器に用いられ
るリセツト回路に関するのもである。
の半導体装置と、リセツト端子をもたないIC等
の第２半導体装置とを備えた電子機器に用いられ
るリセツト回路に関するのもである。
＜考案の概要＞
本考案は上記リセツト回路において、上記第１
の半導体装置用のリセツトパルス印加時に、上記
第２の半導体装置への電源供給を一時的に遮断す
るスイツチイング回路を、前記第２の半導体装置
の電源電圧供給路に挿入することにより、前記第
１及び第２の半導体装置を同時にリセツトできる
ようにしたものである。
の半導体装置用のリセツトパルス印加時に、上記
第２の半導体装置への電源供給を一時的に遮断す
るスイツチイング回路を、前記第２の半導体装置
の電源電圧供給路に挿入することにより、前記第
１及び第２の半導体装置を同時にリセツトできる
ようにしたものである。
＜従来の技術＞
従来から、コンピユータ等の電子機器には、
CPUをはじめ各種ペリフエラル、ゲートアレイ、
論理IC等の半導体装置が使用されているが、そ
の中にはリセツト端子をもたない半導体装置があ
つた。例えば、既存のペリフエラルについては、
Ｚ−80DMAがあり、またゲートアイレ等を論理
設計する際にどうしても入出力端子が不足する場
合等は、リセツト端子を設けないこともある。
CPUをはじめ各種ペリフエラル、ゲートアレイ、
論理IC等の半導体装置が使用されているが、そ
の中にはリセツト端子をもたない半導体装置があ
つた。例えば、既存のペリフエラルについては、
Ｚ−80DMAがあり、またゲートアイレ等を論理
設計する際にどうしても入出力端子が不足する場
合等は、リセツト端子を設けないこともある。
尚、本文中で使用している「ペリフエラル」と
は、CPU以外の周辺LSIのことを意味している。
例えば、Ｚ−80フアミリのＺ−80DMA，Ｚ−
80PIO，Ｚ−80SIO等や各種CRTC，FDC等であ
る。
は、CPU以外の周辺LSIのことを意味している。
例えば、Ｚ−80フアミリのＺ−80DMA，Ｚ−
80PIO，Ｚ−80SIO等や各種CRTC，FDC等であ
る。
＜考案が解決しようとする問題点＞
上記のようにリセツト端子をもたない半導体装
置を使用する場合、最も留意すべき点は、何らか
のソフト的，ハード的要因によつて、その半導体
装置が正常に作動しなくなり、他の回路の動作に
影響を与えることである。例えば、Ｚ−80DMA
はその動作時にはバスを専有するため、CPUを
バスから切り離してしまうが、この時Ｚ−
80DMAへのプログラミングが誤まつていたりす
ると、Ｚ−80DMAはバスをCPUへ返さなくなつ
てしまう。この状態を外部から見ると、コンピユ
ータが暴走したようになる。
置を使用する場合、最も留意すべき点は、何らか
のソフト的，ハード的要因によつて、その半導体
装置が正常に作動しなくなり、他の回路の動作に
影響を与えることである。例えば、Ｚ−80DMA
はその動作時にはバスを専有するため、CPUを
バスから切り離してしまうが、この時Ｚ−
80DMAへのプログラミングが誤まつていたりす
ると、Ｚ−80DMAはバスをCPUへ返さなくなつ
てしまう。この状態を外部から見ると、コンピユ
ータが暴走したようになる。
このような場合、通常はユーザーがリセツトス
イツチを操作することによりCPUや各ペリフエ
ラル等がリセツトされるため、暴走状態から抜け
出せるが、Ｚ−80DMAのようにリセツト端子の
ないペリフエラル等では、リセツトできないた
め、暴走状態から抜け出せない。特にＺ−
80DMAの場合は、第２図から分かるように、電
源供給路を切断するしか方法がないが、このよう
に電源供給路を切断して電源供給を遮断してしま
うと、メモリ内容が破壊されるため、好ましくな
かつた。
イツチを操作することによりCPUや各ペリフエ
ラル等がリセツトされるため、暴走状態から抜け
出せるが、Ｚ−80DMAのようにリセツト端子の
ないペリフエラル等では、リセツトできないた
め、暴走状態から抜け出せない。特にＺ−
80DMAの場合は、第２図から分かるように、電
源供給路を切断するしか方法がないが、このよう
に電源供給路を切断して電源供給を遮断してしま
うと、メモリ内容が破壊されるため、好ましくな
かつた。
＜問題点を解決するための手段＞
上記従来の問題点を解決するために、本考案で
は、リセツト端子を有する半導体装置リセツト用
のリセツトパルスの印加に応じて、リセツト端子
をもたない半導体装置への電源供給を一時的に遮
断するスイツチング回路を、前記リセツト端子を
もたない半導体装置の電源供給路に挿入したもの
である。
は、リセツト端子を有する半導体装置リセツト用
のリセツトパルスの印加に応じて、リセツト端子
をもたない半導体装置への電源供給を一時的に遮
断するスイツチング回路を、前記リセツト端子を
もたない半導体装置の電源供給路に挿入したもの
である。
＜作用＞
従つて、他の半導体装置等に影響を与えること
なく、これらの半導体装置と同時に、リセツト端
子をもたない半導体装置をリセツトすることがで
きる。
なく、これらの半導体装置と同時に、リセツト端
子をもたない半導体装置をリセツトすることがで
きる。
＜実施例＞
以下、本考案の実施例を図面を用いて説明す
る。
る。
第１図は本考案のリセツト回路のブロツク図で
あり、１は電源スイツチ、２はリセツトパルス発
生器、３はCPU，４はリセツト端子を有する半
導体装置（以下、Z80−SIOを例に上げて説明す
る）、５はリセツト端子をもたない半導体装置
（以下、Z80−DMAを例に上げて説明する）、６
はリセツトスイツチ、７はスイツチング回路であ
る。
あり、１は電源スイツチ、２はリセツトパルス発
生器、３はCPU，４はリセツト端子を有する半
導体装置（以下、Z80−SIOを例に上げて説明す
る）、５はリセツト端子をもたない半導体装置
（以下、Z80−DMAを例に上げて説明する）、６
はリセツトスイツチ、７はスイツチング回路であ
る。
リセツトパルス発生器２は、リセツトスイツチ
６をオン・オフ操作することで、CPU３及びZ80
−SIO４のリセツト端子とスイツチング回路７と
に、リセツトパルスを供給するものであり、ま
た、前記スイツチング回路７は、Z80−DMAの
電源供給路に挿入され、前記リセツトパルスが供
給されたときに、Z80−DMA５への電源供給を
一時的に遮断するものである。
６をオン・オフ操作することで、CPU３及びZ80
−SIO４のリセツト端子とスイツチング回路７と
に、リセツトパルスを供給するものであり、ま
た、前記スイツチング回路７は、Z80−DMAの
電源供給路に挿入され、前記リセツトパルスが供
給されたときに、Z80−DMA５への電源供給を
一時的に遮断するものである。
このように構成されたリセツト回路の場合、リ
セツトスイツチ６をオン・オフ操作すれば、リセ
ツトパルス発生器２からリセツトパルスがCPU
３及びZ80−SIO４のリセツト端子とスイツチン
グ回路７とに供給されるので、CPU３及びZ80−
SIO４がリセツトされるとともに、スイツチング
回路７がZ80−DMA５への電源供給を一時的に
遮断するので、Z80−DMA５もリセツトされる。
セツトスイツチ６をオン・オフ操作すれば、リセ
ツトパルス発生器２からリセツトパルスがCPU
３及びZ80−SIO４のリセツト端子とスイツチン
グ回路７とに供給されるので、CPU３及びZ80−
SIO４がリセツトされるとともに、スイツチング
回路７がZ80−DMA５への電源供給を一時的に
遮断するので、Z80−DMA５もリセツトされる。
＜考案の効果＞
以上のように本考案のリセツト回路は、リセツ
トスイツチと、前記リセツトスイツチのオン・オ
フ操作により、リセツト端子を有する半導体装置
リセツト用のリセツトパルスが発生されるリセツ
トパルス発生器と、リセツト端子をもたない半導
体装置への電源電圧供給路に挿入され、前記リセ
ツトパルスの印加に応じて、前記リセツト端子を
もたない半導体装置への電源供給を一時的に遮断
するスイツチング回路とを、具備しているため、
前記リセツトスイツチのオン・オフ操作により、
リセツト端子を有する半導体装置等に影響を与え
ることなく、リセツト端子を有する半導体装置と
リセツト端子をもたない半導体装置を同時にリセ
ツトすることができる。
トスイツチと、前記リセツトスイツチのオン・オ
フ操作により、リセツト端子を有する半導体装置
リセツト用のリセツトパルスが発生されるリセツ
トパルス発生器と、リセツト端子をもたない半導
体装置への電源電圧供給路に挿入され、前記リセ
ツトパルスの印加に応じて、前記リセツト端子を
もたない半導体装置への電源供給を一時的に遮断
するスイツチング回路とを、具備しているため、
前記リセツトスイツチのオン・オフ操作により、
リセツト端子を有する半導体装置等に影響を与え
ることなく、リセツト端子を有する半導体装置と
リセツト端子をもたない半導体装置を同時にリセ
ツトすることができる。
第１図は本考案のリセツト回路のブロツク図、
第２図は従来のリセツト回路のブロツク図であ
る。 １……電源スイツチ、２……リセツトパルス発
生器、３……CPU、４……Z80−ISO、５……
Z80−DMA、６……リセツトスイツチ、７……
スイツチング回路。
第２図は従来のリセツト回路のブロツク図であ
る。 １……電源スイツチ、２……リセツトパルス発
生器、３……CPU、４……Z80−ISO、５……
Z80−DMA、６……リセツトスイツチ、７……
スイツチング回路。
Claims (1)
- 【実用新案登録請求の範囲】 リセツト端子を有するIC等の第１の半導体装
置と、リセツト端子をもたないIC等の第２の半
導体装置とを備えた電子機器に用いられるリセツ
ト回路において、 リセツトスイツチと、 前記リセツトスイツチのオン・オフ操作によ
り、前記第１の半導体装置リセツト用のリセツト
パルスが発生されるリセツトパルス発生器と、 前記第２の半導体装置への電源電圧供給路に挿
入され、前記リセツトスイツチのオン・オフ操作
により発生するリセツトパルスの印加に応じて、
前記第２の半導体装置への電源供給を一時的に遮
断するスイツチイング回路とを、 具備してなり、前記リセツトスイツチのオン・
オフ操作により、前記第１及び第２の半導体装置
を同時にリセツトすることを特徴としたリセツト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985135183U JPH0441379Y2 (ja) | 1985-09-03 | 1985-09-03 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985135183U JPH0441379Y2 (ja) | 1985-09-03 | 1985-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6244329U JPS6244329U (ja) | 1987-03-17 |
| JPH0441379Y2 true JPH0441379Y2 (ja) | 1992-09-29 |
Family
ID=31037124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985135183U Expired JPH0441379Y2 (ja) | 1985-09-03 | 1985-09-03 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441379Y2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5840767B2 (ja) * | 1980-07-21 | 1983-09-07 | 株式会社日立製作所 | マイクロ・コンピュ−タのリセット回路 |
| JPS60231224A (ja) * | 1984-04-28 | 1985-11-16 | Olympus Optical Co Ltd | リセツト回路 |
-
1985
- 1985-09-03 JP JP1985135183U patent/JPH0441379Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6244329U (ja) | 1987-03-17 |
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