JPH0272437A - 論理回路シミュレーション方式 - Google Patents
論理回路シミュレーション方式Info
- Publication number
- JPH0272437A JPH0272437A JP63224956A JP22495688A JPH0272437A JP H0272437 A JPH0272437 A JP H0272437A JP 63224956 A JP63224956 A JP 63224956A JP 22495688 A JP22495688 A JP 22495688A JP H0272437 A JPH0272437 A JP H0272437A
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- JP
- Japan
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- logic circuit
- circuit
- input
- simulation
- stored
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は論理回路のシミュレーション方式に関し、特に
集積回路化された実装論理回路と汎用コンピュータ等に
よりソフトウェア的に記述された記述論理回路とからな
る論理回路のシミュレーション方式に関するものである
。
集積回路化された実装論理回路と汎用コンピュータ等に
よりソフトウェア的に記述された記述論理回路とからな
る論理回路のシミュレーション方式に関するものである
。
従来技術
従来のこの種の論理回路のシミュレーション方式では、
一般に第３図に示すように汎用コンピュータ等によりソ
フトウェア的に記述された論理回路３０と、既存の集積
回路化された実装論理回路３１とを同時にシミュレーシ
ョンするようになっている。
一般に第３図に示すように汎用コンピュータ等によりソ
フトウェア的に記述された論理回路３０と、既存の集積
回路化された実装論理回路３１とを同時にシミュレーシ
ョンするようになっている。
上述した従来の論理回路のシミュレーション方式では、
１つのデータ情報毎に実装論理回路を動作させた後、そ
の実装論理回路に現われる出力結果のデータ情報で、汎
用コンピュータ等によりソフトウェア的に記述された論
理回路をシミュレーションしているために、汎用コンピ
ュータ等によりソフトウェア的に記述された論理回路の
１つのテストデータのシミュレーションに要する時間が
長くかかり、タイミングについて考慮する必要のある実
装論理回路に不可欠な規定範囲内の周波数を守れず、正
常に動作させることが困難になってしまう。
１つのデータ情報毎に実装論理回路を動作させた後、そ
の実装論理回路に現われる出力結果のデータ情報で、汎
用コンピュータ等によりソフトウェア的に記述された論
理回路をシミュレーションしているために、汎用コンピ
ュータ等によりソフトウェア的に記述された論理回路の
１つのテストデータのシミュレーションに要する時間が
長くかかり、タイミングについて考慮する必要のある実
装論理回路に不可欠な規定範囲内の周波数を守れず、正
常に動作させることが困難になってしまう。
そのため、入力データ情報を１つ進む毎にすべての経過
を記憶し、常に最初から繰り返して再シミュレーション
を行い、１つの結果を得るというような手法を用いる必
要がある。この様な手法を用いたシュミレーション処理
時間は、１つのデータ情報毎のシミュレーションに要す
る時間の階乗に比例するので、効率が悪く、美大な時間
を必要とするという欠点がある。
を記憶し、常に最初から繰り返して再シミュレーション
を行い、１つの結果を得るというような手法を用いる必
要がある。この様な手法を用いたシュミレーション処理
時間は、１つのデータ情報毎のシミュレーションに要す
る時間の階乗に比例するので、効率が悪く、美大な時間
を必要とするという欠点がある。
九肌ム旦刀
本発明はシミュレーション処理時間を大幅に短縮可能な
論理回路のシミュレーション方式を提供することを目的
としている。
論理回路のシミュレーション方式を提供することを目的
としている。
１匪Ω亘羞
本発明によれば、集積回路化された実装論理回路と、ソ
フトウェア的に記述された記述論理回路とからなる論理
回路のシミュレーション方式であって、前記実装論理回
路の入出力側に前記記述論理回路を夫々分割して接続し
た構成とし、前記実装論理回路の入力側の記述論理回路
のシミュレーションを実施してその結果のデータをメモ
リに記憶せしめ、この記憶データから前記実装論理回路
への入力データを設定してこの実装論理回路へ供給して
その出力結果のデータをメモリへ記憶せしめ、この記憶
データを用いて前記実装論理回路の出力側の記述論理回
路のシミュレーションを行うようにしたことを特徴とす
る論理回路シミュレーション方式が得られる。
フトウェア的に記述された記述論理回路とからなる論理
回路のシミュレーション方式であって、前記実装論理回
路の入出力側に前記記述論理回路を夫々分割して接続し
た構成とし、前記実装論理回路の入力側の記述論理回路
のシミュレーションを実施してその結果のデータをメモ
リに記憶せしめ、この記憶データから前記実装論理回路
への入力データを設定してこの実装論理回路へ供給して
その出力結果のデータをメモリへ記憶せしめ、この記憶
データを用いて前記実装論理回路の出力側の記述論理回
路のシミュレーションを行うようにしたことを特徴とす
る論理回路シミュレーション方式が得られる。
Ｘ１名
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のシステムブロック図である
１図に於いて、実装論理回路２はシュミレーションの対
象となる実際のＩＣ化された論理回路を実装したもので
あり、この実装論理回路２を除いた、第２図に示す論理
回路１と論理回路３とは、汎用コンピュータ５によりソ
フトウェア的に記述形成された記述論理回路である。
１図に於いて、実装論理回路２はシュミレーションの対
象となる実際のＩＣ化された論理回路を実装したもので
あり、この実装論理回路２を除いた、第２図に示す論理
回路１と論理回路３とは、汎用コンピュータ５によりソ
フトウェア的に記述形成された記述論理回路である。
制御装置７は汎用コンピュータ５の制御を受け、データ
記憶装置６より実装論理回路２の入力となるデータ情報
を入力メモリ８へ格納し、レジスタ９からリアルタイム
な入力信号を順次印加して、実装論理回路２を起動する
ものである。また制御装置７は実装論理回路２の出力信
号の変化を感知し、これをレジスタ１０に取込むと共に
、その出力信号のデータ情報を上記起動後から次の起動
後までの変化時刻と共に出力メモリ１１に蓄積させ、制
御装置７を経由して汎用コンピュータ５のデータ記憶装
置６へ転送格納する。
記憶装置６より実装論理回路２の入力となるデータ情報
を入力メモリ８へ格納し、レジスタ９からリアルタイム
な入力信号を順次印加して、実装論理回路２を起動する
ものである。また制御装置７は実装論理回路２の出力信
号の変化を感知し、これをレジスタ１０に取込むと共に
、その出力信号のデータ情報を上記起動後から次の起動
後までの変化時刻と共に出力メモリ１１に蓄積させ、制
御装置７を経由して汎用コンピュータ５のデータ記憶装
置６へ転送格納する。
入出力装置４は汎用コンピュータ５とデータ記憶装置６
とシミュレーション等のコントロール操作を行い、また
″シミュレーション実行状態表示やエラー検出表示をも
行う。
とシミュレーション等のコントロール操作を行い、また
″シミュレーション実行状態表示やエラー検出表示をも
行う。
第１図のシステムを用いて第２図に示したシュミレーシ
ョン対象の論理回路のシミュレーション動作について説
明する。シミュレーション対象の論理回路は、第２図に
示す如く、実装論理回路２の入出力側に夫々記述論理回
路１．３が分割され接続された構成となっているものと
する。
ョン対象の論理回路のシミュレーション動作について説
明する。シミュレーション対象の論理回路は、第２図に
示す如く、実装論理回路２の入出力側に夫々記述論理回
路１．３が分割され接続された構成となっているものと
する。
汎用コンピュータ５で第２図の記述論理回路１のシミュ
レーションを実施し、そのシミュレーション結果によっ
て得たデータ情報はデータ記憶装置６へ格納される。記
述論理回路１のシミュレーションが終了すると、データ
記憶装置６に格納されたすべての実装回路９の入力デー
タ情報を汎用コンピュータ５から制御装置７を経由して
入力メモリ８へ順次送出する。
レーションを実施し、そのシミュレーション結果によっ
て得たデータ情報はデータ記憶装置６へ格納される。記
述論理回路１のシミュレーションが終了すると、データ
記憶装置６に格納されたすべての実装回路９の入力デー
タ情報を汎用コンピュータ５から制御装置７を経由して
入力メモリ８へ順次送出する。
入力メモリ８への順次送出が終了すると、制御装ｒ１１
７は入力メモリ８より実装論理回路２を正常動作させる
ためのリアルタイムな入力信号をレジスタ９に逐次設定
して、実装論理回路２へ与えてこれを起動させ、起動し
た実装論理回路２の出力側に現われる出力信号の変化を
制御装置７より検出し、レジスタ１０に取込む、それと
同時にその出力信号のデータ情報を上記起動後から次の
起動後までの変化時刻と共に、出力メモリ１１へ蓄積さ
せ、制御装置７を経由して、汎用コンピュータ５のデー
タ記憶装置６へ転送格納する。
７は入力メモリ８より実装論理回路２を正常動作させる
ためのリアルタイムな入力信号をレジスタ９に逐次設定
して、実装論理回路２へ与えてこれを起動させ、起動し
た実装論理回路２の出力側に現われる出力信号の変化を
制御装置７より検出し、レジスタ１０に取込む、それと
同時にその出力信号のデータ情報を上記起動後から次の
起動後までの変化時刻と共に、出力メモリ１１へ蓄積さ
せ、制御装置７を経由して、汎用コンピュータ５のデー
タ記憶装置６へ転送格納する。
上述した実装論理回路２の出力信号結果のデータ情報に
対するデータ記憶装置６への格納がすべて完了すると、
データ記憶装置６のデータ情報から第２図の記述論理回
路３のシミュレーションの実施を行う。
対するデータ記憶装置６への格納がすべて完了すると、
データ記憶装置６のデータ情報から第２図の記述論理回
路３のシミュレーションの実施を行う。
以上の動作手順においては、第２図の記述論理口１１８
１と、実装論理回路２と、記述論理回路３とからなる構
成順の場合について説明したが、記述論理回路１または
記述論理回路３を有したい構成でも容易に実現可能であ
ることは明らかである。
１と、実装論理回路２と、記述論理回路３とからなる構
成順の場合について説明したが、記述論理回路１または
記述論理回路３を有したい構成でも容易に実現可能であ
ることは明らかである。
発明の効果
本発明によれば、シミュレーション対象の回路を実装論
理回路と記述論理回路とに夫々独立分割するよう構成し
、この実装論理回路の入出力側に記述論理回路を夫々配
設することにより、論理回路全体に要するシミュレーシ
ョン処理時間を大幅に短縮できるという効果がある。
理回路と記述論理回路とに夫々独立分割するよう構成し
、この実装論理回路の入出力側に記述論理回路を夫々配
設することにより、論理回路全体に要するシミュレーシ
ョン処理時間を大幅に短縮できるという効果がある。
第１図は本発明の実施例のシステムブロック図、第２図
はシミュレーション対象の論理回路の構成図、第３図は
従来のシミュレーション対象の論理回路の構成図である
。 主要部分の符号の説明 １．３・・・・・・記述論理回路 ２・・・・・・実装論理回路
はシミュレーション対象の論理回路の構成図、第３図は
従来のシミュレーション対象の論理回路の構成図である
。 主要部分の符号の説明 １．３・・・・・・記述論理回路 ２・・・・・・実装論理回路
Claims (1)
- （１）集積回路化された実装論理回路と、ソフトウェア
的に記述された記述論理回路とからなる論理回路のシミ
ュレーション方式であって、前記実装論理回路の入出力
側に前記記述論理回路を夫々分割して接続した構成とし
、前記実装論理回路の入力側の記述論理回路のシミュレ
ーションを実施してその結果のデータをメモリに記憶せ
しめ、この記憶データから前記実装論理回路への入力デ
ータを設定してこの実装論理回路へ供給してその出力結
果のデータをメモリへ記憶せしめ、この記憶データを用
いて前記実装論理回路の出力側の記述論理回路のシミュ
レーションを行うようにしたことを特徴とする論理回路
シミュレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224956A JPH0272437A (ja) | 1988-09-08 | 1988-09-08 | 論理回路シミュレーション方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224956A JPH0272437A (ja) | 1988-09-08 | 1988-09-08 | 論理回路シミュレーション方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0272437A true JPH0272437A (ja) | 1990-03-12 |
Family
ID=16821827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224956A Pending JPH0272437A (ja) | 1988-09-08 | 1988-09-08 | 論理回路シミュレーション方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0272437A (ja) |
-
1988
- 1988-09-08 JP JP63224956A patent/JPH0272437A/ja active Pending
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