JPH0272624A - パターン形成方法 - Google Patents

パターン形成方法

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JPH0272624A
JPH0272624A JP63223503A JP22350388A JPH0272624A JP H0272624 A JPH0272624 A JP H0272624A JP 63223503 A JP63223503 A JP 63223503A JP 22350388 A JP22350388 A JP 22350388A JP H0272624 A JPH0272624 A JP H0272624A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置のパターンの形成方法に関する。
（従来の技術） 従来、例えば半導体基板をエツチングする場合その上に
所望のレジストパターンを形成し、これをマスクにして
ＲＩＨなどのエツチングを行なっている。
しかし、既存の露光技術の露光・現像工程を経てサブミ
クロン以下の微細ノくターンを形成する場合、第５図に
示すように所望のレジスト／＜ターンが形成されないと
いった問題か生じる。
つまり、例えば半導体基板５０１上にレジストパターン
を形成する場合、レジストノくターン及びレジストパタ
ーン間の幅が十分大きければ（例えば夫々１．０μｍの
幅）通常の光露光で精度良く形成できる。しかしながら
、双方の幅を０．８μｍで形成しようとした場合、レジ
スト／くターン５０５ａは０．８μ扇の幅でも精度良く
形成されるが、レジストパターン５０５ｂ、５０５ｃの
間は、その上部は０．８μＩの幅に形成されても、その
底部は十分に感光されないため、現像されな（為レジス
トがそのまま残ってしまうといった現像か起こる。この
ため、これらレジスト／＜ターン５０５　ｂ。
５０５Ｃをマスクとして用いることは当然困難となる。
また、半導体基板上の段差部にＭなどの反射率の高い金
属膜を形成し、これをパターニングする場合においても
段差部近傍の金属膜上はには所望のレジストパターンは
形成されない。これを第６図を用いて詳しく説明する。
段差面６０４を有する半導体６０１上に反射率の高いタ
ングステンシリサイド６０３、レジスト層６０５を順次
形成する（第６図（ａ）参照）。
続いて露光・現像を行ないレジストパターン６０５ａ、
６０５ｃを形成する（第６図（ｂ）参照）。
これらの工程を経て形成されたレジストパターン６０５
ａは所望の形状に形成される。しかし凹部の段差面近傍
に形成するレジストパターンは所望形状に形成されない
。これは、露光時に段差面６０４での反射光が凸部内の
レジストを感光させるために起こる。このため、点線で
示された形状となる筈のレジストパターン６０５ｂは実
際にはレジストパターン６０５ｃのような形状となって
しまう。このように所望形状に形成されなかったレジス
トパターン６０５Ｃをマスクに、例えばタングステンシ
リサイド６０３を精度良くパターニングすることは第５
図の場合と同様に困難となる。
（発明が解決しようとする課題） 従来技術における前者及び後者に共通する課題として、
精度良い第１の膜を形成することか様々な要因により困
難になり、これをマスクとして用いることも当然困難と
なってきている。
本発明においては、上記課題を解決し精度良い、パター
ンを形成することを目的とする。
［発明の構成コ （課題を解決するための手段） 本発明においては、被エツチング膜上に選択的に第１の
膜を形成する工程と、前記被エツチング膜を溶液中に浸
漬し、選択的に前記第１の膜形成領域を除く領域に物質
を析出させ、この物質の堆積層を形成する工程と、前記
第１の膜を除去する工程と、前記堆積層をマスクとして
、前記被エツチング膜をエツチングする工程を含むこと
を特徴とするパターン形成方法を提供する。
（作　用） 第１の膜を除去した後、堆積層をマスクにしてエツチン
グを行なうので、第１の膜をマスクにしてエツチングを
行なう場合に比べて、より精度良いパターンを形成する
ことができる。
（実施例） 以下、本発明の各実施例を図面を用いて説明する。まず
、第１図を用いて配線パターンの形成方法に関する一実
施例について説明する。
段差部を有する半導体基板１０１上に被エツチング膜で
あるＷＳｉ膜１０３を形成したあと、全面にレジスト層
を形成する。このあとレジスト層のパターニングを行な
い段差面１０４を含む領域に第１の膜であるレジストパ
ターン１０５を形成する（第１図（ａ）参照）。
過飽和状態の珪弗化水素酸水溶液中に基板１０１を浸漬
させる。このとき、Ｈ２ＳｉＦ６とＨ２Ｏが反応し、Ｗ
Ｓｉ膜１０３が露出した領域に選択的に５ｉ０２１０７
か析出するのでこれを１０００人程堆積させる。因にこ
のときレジストパターン１０５上には５ｉ０２はほとん
ど析出しない（第１図（ｂ）参照）。
レジストパターン１０５を酸素プラズマによる灰化処理
等を行なって除去する（第１図（Ｃ）参照）。
５ｉ０２パターン１０７ａをマスクにＲＩＥ等の異方性
エツチングを行ないＷＳｉ配線１０３　ａ。
１０３ｂを形成する（第１図（ｄ）参照）。そしてこの
あと５ｉ０２１０７をエツチング除去する。
本実施例においては、段差面１０４を露光しないため、
反射光によるレジストの感光はなくなる。
またＷＳｉ膜１０３に比べ極めてエツチング率の低い５
ｉ０２１０７をマスクにしてエツチングを行なうので基
板１０１の凹部に容易に精度良い、微細なＷＳｉ配線１
０３ａを形成するこたとができる。
尚、本実施例では配線材料としてＷＳｉを用いたがこれ
に限られない。次に第２の実施例としてＭ配線の形成方
法を第２図を用いて説明する。
例えば、熱酸化膜２０９が形成された半導体基板２０１
上に被エツチング膜であるＭ膜２０３を８０００人程ス
パブタリング等で形成する。そして所望の領域に１２０
００人程の厚パブ第１の膜であるレジストパターン２０
５を形成したあと、Ｓ　ｏ　Ｇ　（Ｓｐｉｎ　ｏｎ　Ｇ
ｌａｓｓ）法等で全面に薄くガラスを塗布、モしてベー
キング処理を施しガラス層２１５を形成する（第２（ａ
）参照）。
レジストパターン２０５上にはガラス層２１５かわずか
ではあるが形成されている。そこでレジストパターン２
０５表面のみを露出させるためにエツチング処理を施し
ガラス層パターン２１５ａを形成する。続いて第１の実
施例と同様の処理液中に基板２０１を浸漬させ、レジス
トパターン２０５を除く領域上に堆積層である５ｉ０２
パターン２０７を２０００人程堆パブせる（第２図（ｂ
）参照）。
ウェットエツチング等によりレジストパターン２０５を
除去する（第２図（ｃ）参照）。
５ｉ０２パターン２０７をマスクにしてＲＩＥ等の異方
性エツチングを行ない成膜２０３、熱酸化膜２０９を選
択的に除去し、Ｍ配線パターン２０３ａを形成する（第
２図（ｄ）参照）。このあと５ｉ０２パターン２０７、
ガラス層パターン２１５ａをエツチング除去する。
この実施例によれば、Ｍとレジストとのエツチング選択
比はＭ／レジストさ２であるのに対して、Ｍとマスクに
用いた５ｉ０２とのエツチング選択比はＡｅ／Ｓ　ｉ　
０２　＝Ｉ　Ｏであるため、エツチングに十分選択性を
持たせることができる。また、Ｍ配線２０３ａ、２０３
ｂ間の幅はレジストパターン２０５の幅によって決める
ことができるから、オーバー露光等を行なってレジスト
パターン２０５の幅を狭く形成すれば、その分Ｍ配線２
０３ａ、２０３ｂ間の幅も狭めることができる。
また、５ｉ０２２０７を形成する前にＳｏＧ法によりガ
ラス層２１５を形成したが、このガラス層２１５により
５ｉＯ２２０７を析出させるための珪弗化水素酸水溶液
などの酸でＡ１２２０３がエツチングされるのを防止す
ることかできる。
尚、この実施例においてはレジスト上にＳｏＧ法による
ガラスや無電解メツキ処理による金属が（７〉 析出しないようにするためには、レジストを酸素プラズ
マにさらしその表面を荒らすが、又はベーキング（例え
ば１２０℃で５分）をすることが有効である。
次に第３の実施例として、コンタクトホールの形成方法
について第３図を用いて説明する。
半導体基板３０１上に５ｉ０２からなる被エツチング膜
でる層間絶縁膜３０９を形成する。減圧ＣＶＤ法等によ
り３００人程０膜厚のポリシリコン３１１を形成する。
そしてこの上にレジストを塗布し、パターニングにより
所望の領域に第１の膜であるレジストパターン３０５を
形成する（第３図（ａ）参照）。
基板３０１を塩化パラジウム（ＰｂＣ１２）溶液中に浸
漬する無電解メツキ処理によりポリシリコン３１１上に
パラジウム３０６を１００Å以下の薄さに形成する。続
いて基板３０１を硫酸ニッケル（ＮｉＳＯ４）と次亜リ
ン酸塩との混合溶液中に浸漬（無電解メツキ処理）し、
パラジウム３０６が露出した領域にＮｉ膜３０７を析出
させ１０００人程堆パブせる。このとき因にレジストパ
ターン３０５上にはＮｉは堆積しない（第３図（ｂ）参
照）。
レジストパターン３０５を酸素プラズマによる灰化処理
等を行なって除去する（第３図（ｃ）参照）。
Ｎｉ膜パターン３０７をマスクにしてＲＩＥ等の異方性
エツチングを行ないコンタクトホール３１３のパターン
を形成する（第３図（ｄ）参照）。
このあと、塩酸、硝酸及び酢酸を混合エツチング液でＮ
ｉ膜パターン３０７、パラジウム３０６を除去する。ポ
リシリコン３１１は有機アルカリ溶液によるウェットエ
ツチング若しくはフッ素の活性種によるドライエツチン
グで除去するかまたは酸化させ、そのまま残存させても
よい。
本実施例によれば、オーバー露光等を行なえば解像限界
以下の幅のレジストパターン３０５を形成できる。この
ためコントクトホール３１３の幅もこのレジストパター
ン３０５の幅で形成することができ、単にレジストをマ
スクとして形成されたコントクトホールよりもさらに開
口部の狭いコンタクトホールを形成することができる。
また、層間絶縁膜３０９に比ベマスクとしてのＮｉ膜パ
ターン３０７がエツチングされる比率は極めて少ない。
よって所望形状の微細なコンタクトホールを形成するこ
とは容易である。
尚、レジストパターン３０５か形成されないポリシリコ
ン３１１上のパラジウム３０６を形成した。これは、ポ
リシリコン３１１とＮｉ膜パターン３０７との密着性を
良好にするためのものである。
次に第４の実施例として、素子分離絶縁膜の形成方法に
ついて第４図を用いて説明する。
熱酸化膜が形成された半導体基板４０１上に被エツチン
グ膜である５ｉＮ４１７を形成する。そしてこの上の所
望の領域に第１の膜であるレジストパターン４０５を形
成する（第４図（ａ）参照）。
第１の実施例と同様の処理液中に基板４０１を浸漬させ
、レジストパターン４０５を除く領域上に堆積層である
５ｉ０２パターン４０７を堆積させる（第４図（ｂ）参
照）。
レジストパターン４０５を酸素プラズマによる灰化処理
等を行なって除去する（第４図（ｃ）参照）。
５ｉ０２パターン４０７をマスクにしてＲＩＥ等の異方
性エツチングを行ない５ｉＮ４１７を選択的に除去する
。この後、５ｉ０２パターン４０７の下にのみ形成され
たＳｉＮパターン４１７をマスクとして熱酸化を行ない
素子分離絶縁膜４１９を形成する（第４図（ｄ）参照）
。このあとＣＤＥ法等により５ｉ０２パターン４０７、
ＳｉＮパターン４１７ａを除去する。
本実施例によれば、レジストパターン４０５の幅の微細
な素子分離絶縁膜４１９を形成することができる。
第１、第２及び第４の実施例においてはマスクとして析
出させた５ｉ０２を用いたが、この代わりに第３の実施
例と同様に無電解メツキ処理によりＮｉ膜を形成してこ
れをマスクとしてもよい。
またこの逆も同様である。
また、上記各実施例においては被エツチング材料を配線
材料、層間絶縁膜としたが、これに限らず半導体基板と
しても良い。
さらに本発明は上記各実施例に限らず、例えば光ディス
ク等の物理的な情報書き込みのための微細な凹凸形状を
有するディスクを形成することにも容易に応用できる。
また、上記各実施例においてパターンを形成する膜はレ
ジストパターンに限られなく、浸漬により析出する物質
がそのパターン上にほどんど析出しないものであればい
い。
［発明の効果］ 以上詳述したように本発明によれば、パターンをマスク
とした場合と比べて、精度良いパターンを形成すること
ができる。
【図面の簡単な説明】
第１図は本発明による第１の実施例で、ＷＳｉ配線の形
成工程を示す図、第２図は本発明による第２の実施例で
、Ｍ配線の形成工程を示す図、第３図は第３の実施例で
、コンタクトホールの形成工程を示す図、第４図は本発
明による第４の実施例で、素子分離絶縁膜の形成工程を
示す図、第５図及び第６図は従来技術を説明する図。 １０１．２０１，３０１．４０１・・・半導体基板１０
５．２０５，３０５．４０５・・・レジストパターン １０７．２０７，３０７，４０７・・・堆積層（Ｓｉ０
２膜若しくはＮｉ膜）

Claims (1)

    【特許請求の範囲】
  1. （１）被エッチング膜上に選択的に第１の膜を形成する
    工程を、前記被エッチング膜を溶液中に浸漬し、選択的
    に第１の膜形成領域を除く領域に物質を析出させ、この
    物質の堆積層を形成する工程と、前記第１の膜を除去す
    る工程を、前記堆積層をマスクとして、前記被エッチン
    グ膜をエッチングする工程を含むことを特徴とするパタ
    ーン形成方法。
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