JPH0276045A - メモリシステム - Google Patents
メモリシステムInfo
- Publication number
- JPH0276045A JPH0276045A JP63229017A JP22901788A JPH0276045A JP H0276045 A JPH0276045 A JP H0276045A JP 63229017 A JP63229017 A JP 63229017A JP 22901788 A JP22901788 A JP 22901788A JP H0276045 A JPH0276045 A JP H0276045A
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- JP
- Japan
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- rom
- area
- internal
- ram
- internal rom
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Memory System (AREA)
- Stored Programmes (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、本体に任意に外部ＲＯＭを接続可能としたパ
ーソナルコンピュータに於いて、特に本体内の内部ＲＯ
Ｍに余りの領域ができたとき、その領域に固有のアドレ
ス空間を割当てることなく、その余りの内部ＲＯＭ領域
をＲＡＭ上でＣＰＵに見せることができ、内部ＲＯＭの
余りの領域を有効活用できるようにしたメモリシステム
に関する。
ーソナルコンピュータに於いて、特に本体内の内部ＲＯ
Ｍに余りの領域ができたとき、その領域に固有のアドレ
ス空間を割当てることなく、その余りの内部ＲＯＭ領域
をＲＡＭ上でＣＰＵに見せることができ、内部ＲＯＭの
余りの領域を有効活用できるようにしたメモリシステム
に関する。
′ （従来の技術）
近年、半導体技術の進歩により、ＲＯＭ（Ｒｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ）についても、ＩＭｂｉｔ以上の
大容ｉ１ＲＯＭチップが製造され市販されるに至ってい
る。
ｎｌｙ Ｍｅｍｏｒｙ）についても、ＩＭｂｉｔ以上の
大容ｉ１ＲＯＭチップが製造され市販されるに至ってい
る。
一方、パーソナルコンピュータに於いては、従来機種と
の互換性を保つため、メモリマツプ上、内部ＲＯＭとし
て使用できる部分が限られており、上記したような大容
ｆｉＲＯＭチップを内部ＲＯＭに用いると大きな空き領
域が形成される。 ゛従来では、このような内部ＲＯＭ
内の余りの領域を内部ＲＡＭ上でＣＰＵに見せようとし
たとき、その余りの領域に対して固有のアドレスを割付
けなければ、ＣＰＵに見せることができなかった。
の互換性を保つため、メモリマツプ上、内部ＲＯＭとし
て使用できる部分が限られており、上記したような大容
ｆｉＲＯＭチップを内部ＲＯＭに用いると大きな空き領
域が形成される。 ゛従来では、このような内部ＲＯＭ
内の余りの領域を内部ＲＡＭ上でＣＰＵに見せようとし
たとき、その余りの領域に対して固有のアドレスを割付
けなければ、ＣＰＵに見せることができなかった。
即ち、従来では、内部ＲＯＭ内の特定の領域（余りの領
域）に固有のアドレスを割付けず、その領域を内部ＲＡ
Ｍ上でＣＰＵがアクセスできる（ＣＰＵに見せる）技術
が存在しなかった。
域）に固有のアドレスを割付けず、その領域を内部ＲＡ
Ｍ上でＣＰＵがアクセスできる（ＣＰＵに見せる）技術
が存在しなかった。
（発明が解決しようとする課題）
上記したように従来では、内部ＲＯＭ内の特定の領域（
余りの領域）に固有のアドレスを割付けず、その領域を
内部ＲＡＭ上でＣＰＵに見せる技術が存在しなかったた
め、内部ＲＯＭに余りの領域ができたとき、その領域を
有効活゛用できないという問題があった。
余りの領域）に固有のアドレスを割付けず、その領域を
内部ＲＡＭ上でＣＰＵに見せる技術が存在しなかったた
め、内部ＲＯＭに余りの領域ができたとき、その領域を
有効活゛用できないという問題があった。
本発明は上記実情に鑑みなされたもので、パーソナルコ
ンピュータに於いて、内部ＲＯＭに余りの領域ができた
とき、その領域に固有のアドレス空間を割当てることな
く、その内部ＲＯＭ領域をＲＡＭ上でＣＰＵがアクセス
でき（ＣＰＵに見せることができ）、これにより内部Ｒ
ＯＭの余りの領域を有効活用できるメモリシステムを提
供することを目的とする。
ンピュータに於いて、内部ＲＯＭに余りの領域ができた
とき、その領域に固有のアドレス空間を割当てることな
く、その内部ＲＯＭ領域をＲＡＭ上でＣＰＵがアクセス
でき（ＣＰＵに見せることができ）、これにより内部Ｒ
ＯＭの余りの領域を有効活用できるメモリシステムを提
供することを目的とする。
［発明の構成］
（課題を解決するための手段及び作用）本発明は、パー
ソナルコンピュータに於いて、本体に内蔵された内部Ｒ
ＯＭと、本体に任意に接続可能な外部ＲＯＭと、上記内
部ＲＯＭの特定の一部の領域に、上記外部ＲＯＭの一部
又は全部の領域に割付けたアドレスを割付けるマツピン
グ手段と、本体に上記外部ＲＯＭが接続されないとき、
上記内部ＲＯＭの特定の一部の領域をアクセス可能にす
るＲＯＭアクセス制御手段とを備え、上記内部ＲＯＭの
特定の一部の領域と上記外部ＲＯＭの一部又は全部の領
域を選択的にＲＡＭにコピーし、同ＲＡＭ上でＣＰＵが
アクセスできる（ＣＰＵに見せる）ようにしたもので、
これにより内部ＲＯＭの余りの領域を有効活用したメモ
リシステムが構築できる。
ソナルコンピュータに於いて、本体に内蔵された内部Ｒ
ＯＭと、本体に任意に接続可能な外部ＲＯＭと、上記内
部ＲＯＭの特定の一部の領域に、上記外部ＲＯＭの一部
又は全部の領域に割付けたアドレスを割付けるマツピン
グ手段と、本体に上記外部ＲＯＭが接続されないとき、
上記内部ＲＯＭの特定の一部の領域をアクセス可能にす
るＲＯＭアクセス制御手段とを備え、上記内部ＲＯＭの
特定の一部の領域と上記外部ＲＯＭの一部又は全部の領
域を選択的にＲＡＭにコピーし、同ＲＡＭ上でＣＰＵが
アクセスできる（ＣＰＵに見せる）ようにしたもので、
これにより内部ＲＯＭの余りの領域を有効活用したメモ
リシステムが構築できる。
（実施例）
以下図面を参照して本発明の一実施例を説明する。
第１図は本発明の一実施例に於ける要部の構成を示すブ
ロック図であり、第２図は上記実施例に於けるシステム
全体の構成を示すブロック図である。
ロック図であり、第２図は上記実施例に於けるシステム
全体の構成を示すブロック図である。
図に於いて、１１はシステム全体の制御を司るＣＰＵ、
１２は３２ビット幅のＣＰＵバス（０３１−２４，０２
３−１６，０１５−８、Ｄ７−０ ） 、１３はラッチ
回路（Ｂ−ＬＡＴ） 、１４は３２ビット幅のメモリバ
ス（ＭＤ３１−２４． ＭＤ２：（−１６，ＭＤ１５−
８ 。
１２は３２ビット幅のＣＰＵバス（０３１−２４，０２
３−１６，０１５−８、Ｄ７−０ ） 、１３はラッチ
回路（Ｂ−ＬＡＴ） 、１４は３２ビット幅のメモリバ
ス（ＭＤ３１−２４． ＭＤ２：（−１６，ＭＤ１５−
８ 。
ＭＤ ７−０ ） 、１５はラッチ回路（Ｃ−ＬＡＴ）
、１Ｂは１６ビツト幅及び７ビツト幅のアドレスバス
（Ｓ＾１９−０ 、 ＬＡ２３−１７）と１６ビツト幅
のデータバス（ＳＣｌ２−８ 、 ＳＤ ７−０ ）
ｌｅａとでなるシステムバスである。１７及び１８はそ
れぞれ高速の内部ＲＡＭ （ＤＲＡＭ）である。１９は
キャッシュメモリ（ＳＲＡＭ）であり、キャッシュメモ
リコントローラ（ＣＭＣ）２３によりアクセス制御され
る。
、１Ｂは１６ビツト幅及び７ビツト幅のアドレスバス
（Ｓ＾１９−０ 、 ＬＡ２３−１７）と１６ビツト幅
のデータバス（ＳＣｌ２−８ 、 ＳＤ ７−０ ）
ｌｅａとでなるシステムバスである。１７及び１８はそ
れぞれ高速の内部ＲＡＭ （ＤＲＡＭ）である。１９は
キャッシュメモリ（ＳＲＡＭ）であり、キャッシュメモ
リコントローラ（ＣＭＣ）２３によりアクセス制御され
る。
２０は内部ＲＯＭ （ＢＩＯＳ−ＲＯＭ）である。
この内部ＲＯＭ２０は、ここでは１Ｍビット（１２８に
バイト）のＲＯＭチップで構成され、そのうちの半分（
６４にバイト）の記憶領域を本来のＢＩＯＳ領域として
用い、残る領域（空き領域Ａ、６４にバイト）を所望の
他の用途に使用するものとする。
バイト）のＲＯＭチップで構成され、そのうちの半分（
６４にバイト）の記憶領域を本来のＢＩＯＳ領域として
用い、残る領域（空き領域Ａ、６４にバイト）を所望の
他の用途に使用するものとする。
２１はメモリコントロールを含むシステム全体のタイミ
ング制御を司るタイミングコントローラ（ＴＣ）、２２
はシステムバス制御を行なうバスコントローラ（ＢＵＳ
−ＣＮＴ）である。
ング制御を司るタイミングコントローラ（ＴＣ）、２２
はシステムバス制御を行なうバスコントローラ（ＢＵＳ
−ＣＮＴ）である。
第１図に於いて、２１１はタイミングコントローラ２１
に設けられた内部ＲＡＭ制御部（ＤＲＡＭ−ＣＮＴ）で
あり、内部ＲＡＭ１７．１８のアクセス制御を司る。２
１２は同じくタイミングコントローラ２１に設けられた
メモリマツプレジスタ（ＲＥＧ−Ａ）であり、内部ＲＡ
Ｍ１７．１８のある特定の領域に対してチップセレクト
信号を出すか否かを示すＲＡＭコントロール情報がセッ
トされる。２２１はバスコントローラ２２に設けられた
ＲＯＭ制御部（ＲＯＭ−ＣＮＴ）であり、システムバス
１６につながるＲＯＭのアクセス制御を司る。２２２は
同じくバスコントローラ２２に設けられたＲＯＭ設定レ
ジスタ（ＲＥ Ｇ −Ｂ）であり、システムバス１６１
；つながるＲＯＭのある特定の領域に対してチップセレ
クト信号を出すか否かを示すＲＯＭコントロール情報が
セットされる。
に設けられた内部ＲＡＭ制御部（ＤＲＡＭ−ＣＮＴ）で
あり、内部ＲＡＭ１７．１８のアクセス制御を司る。２
１２は同じくタイミングコントローラ２１に設けられた
メモリマツプレジスタ（ＲＥＧ−Ａ）であり、内部ＲＡ
Ｍ１７．１８のある特定の領域に対してチップセレクト
信号を出すか否かを示すＲＡＭコントロール情報がセッ
トされる。２２１はバスコントローラ２２に設けられた
ＲＯＭ制御部（ＲＯＭ−ＣＮＴ）であり、システムバス
１６につながるＲＯＭのアクセス制御を司る。２２２は
同じくバスコントローラ２２に設けられたＲＯＭ設定レ
ジスタ（ＲＥ Ｇ −Ｂ）であり、システムバス１６１
；つながるＲＯＭのある特定の領域に対してチップセレ
クト信号を出すか否かを示すＲＯＭコントロール情報が
セットされる。
又、第１図に於いて、３０は装置本体（のシステムバス
１６上）に任意に接続できる外部ＲＯＭであり、例えば
第２図に示す、オプションボード構成でなる、高解像度
表示制御基板（ＨＲＧＳ）３０Ａに実装された表示制御
部（ＤＣ）内のＲＯＭ等である。
１６上）に任意に接続できる外部ＲＯＭであり、例えば
第２図に示す、オプションボード構成でなる、高解像度
表示制御基板（ＨＲＧＳ）３０Ａに実装された表示制御
部（ＤＣ）内のＲＯＭ等である。
第３図は上記実施例に於けるメモリマツプの一例を示し
たもので、ここではＣＰＵＩＩから見えるアドレス空間
のうちの、ＥＯＯＯＯＨ〜Ｅ Ｆ Ｆ Ｆ Ｆ １１が
ＲＡＭ／ＲＯＭ切替領域となり、内部ＲＡＭ領域から選
択的に上記内部ＲＯＭ２０の空き領域Ａ１又は外部ＲＯ
Ｍ３０の特定領域に切替えて、上記各ＲＯＭと同ＲＯＭ
のＲＡＭ領域へのコピーを含めた３通りのアクセスを可
能としている。
たもので、ここではＣＰＵＩＩから見えるアドレス空間
のうちの、ＥＯＯＯＯＨ〜Ｅ Ｆ Ｆ Ｆ Ｆ １１が
ＲＡＭ／ＲＯＭ切替領域となり、内部ＲＡＭ領域から選
択的に上記内部ＲＯＭ２０の空き領域Ａ１又は外部ＲＯ
Ｍ３０の特定領域に切替えて、上記各ＲＯＭと同ＲＯＭ
のＲＡＭ領域へのコピーを含めた３通りのアクセスを可
能としている。
ここで、上記第１図乃至第３図を参照して本発明の一実
施例に於ける動作を説明する。
施例に於ける動作を説明する。
システム立上げ時のセットアツプ画面上に於いて、メモ
リアドレス空間の割当てが行なわれると、ＣＰＵＩＩの
制御の下に、その設定内容に従う、ＲＡＭコントロール
情報がタイミングコントローラ２１内のメモリマツプレ
ジスタ２１２にセットされ、ＲＯＭコントロール情報が
バスコントローラ２２内のＲＯＭ設定レジスタ２２２に
セットされる。
リアドレス空間の割当てが行なわれると、ＣＰＵＩＩの
制御の下に、その設定内容に従う、ＲＡＭコントロール
情報がタイミングコントローラ２１内のメモリマツプレ
ジスタ２１２にセットされ、ＲＯＭコントロール情報が
バスコントローラ２２内のＲＯＭ設定レジスタ２２２に
セットされる。
又、上記内部ＲＡ Ｍ １７上に、上記内部ＲＯＭ２０
の空き領域、又は外部ＲＯＭ３０の特定領域をコピーし
、所謂ＲＡＭコピーとして使用する際は、システム立上
げ時の特定の初期設定（環境設定）時に於いて、そのＲ
ＡＭコピーを設定する。この際、ＣＰＵ１ｌは所定の処
理ルーチンでシステムバス１６上に外部ＲＯＭ３０が接
続されているか否かを通常のチエツクサム等により調べ
、外部ＲＯＭ３０が接続されているときは、外部ＲＯＭ
３０をコピーの対象とし、外部ＲＯＭ３０が接続されて
いないときは、内部ＲＯＭ２０をコピーの対象として、
そのＲＯＭ内容を内部ＲＡ Ｍ １７内の上記アドレス
空間ＥＯＯＯＯＨ−ＥＦＦＦＦＨに割付けた領域（以下
特定ＲＡＭ領域と称す）に格納する。
の空き領域、又は外部ＲＯＭ３０の特定領域をコピーし
、所謂ＲＡＭコピーとして使用する際は、システム立上
げ時の特定の初期設定（環境設定）時に於いて、そのＲ
ＡＭコピーを設定する。この際、ＣＰＵ１ｌは所定の処
理ルーチンでシステムバス１６上に外部ＲＯＭ３０が接
続されているか否かを通常のチエツクサム等により調べ
、外部ＲＯＭ３０が接続されているときは、外部ＲＯＭ
３０をコピーの対象とし、外部ＲＯＭ３０が接続されて
いないときは、内部ＲＯＭ２０をコピーの対象として、
そのＲＯＭ内容を内部ＲＡ Ｍ １７内の上記アドレス
空間ＥＯＯＯＯＨ−ＥＦＦＦＦＨに割付けた領域（以下
特定ＲＡＭ領域と称す）に格納する。
ＲＡＭコピーが設定されたときは、上記メモリマツプレ
ジスタ２１２に設定されたＲＡＭコントロール情報によ
り、内部ＲＡ Ｍ １７内の特定ＲＡＭ領域がアクセス
可能（特定ＲＡＭ領域へのチップセレクト信号供給許可
状態）となり、上記ＲＯＭ設定レジスタ２２２設定され
たＲＯＭコントロール情報により、内部ＲＯＭ２０、及
び外部ＲＯＭ３０の切替え対象となる領域がアクセス不
可（切替え対象領域へのチップセレクト信号供給禁止状
態）となる。
ジスタ２１２に設定されたＲＡＭコントロール情報によ
り、内部ＲＡ Ｍ １７内の特定ＲＡＭ領域がアクセス
可能（特定ＲＡＭ領域へのチップセレクト信号供給許可
状態）となり、上記ＲＯＭ設定レジスタ２２２設定され
たＲＯＭコントロール情報により、内部ＲＯＭ２０、及
び外部ＲＯＭ３０の切替え対象となる領域がアクセス不
可（切替え対象領域へのチップセレクト信号供給禁止状
態）となる。
又、内部ＲＯＭ２０の空き領域Ａを上記アドレス空間Ｅ
ＯＯＯＯＨ−ＥＦＦＦＦＨに設定したときは、上記内部
ＲＯＭ２０の空き領域Ａへのチップセレクト信号の供給
が可能となり、内部ＲＡＭ１７、及び外部ＲＯＭ３０の
切替え対象領域へのチップセレクト信号の供給が不可と
なって、内部ＲＯＭ２０の空き領域Ａがアクセス可能と
なる。
ＯＯＯＯＨ−ＥＦＦＦＦＨに設定したときは、上記内部
ＲＯＭ２０の空き領域Ａへのチップセレクト信号の供給
が可能となり、内部ＲＡＭ１７、及び外部ＲＯＭ３０の
切替え対象領域へのチップセレクト信号の供給が不可と
なって、内部ＲＯＭ２０の空き領域Ａがアクセス可能と
なる。
このように、内部ＲＯＭ２０の余りの領域Ａを、その領
域に固有のアドレス空間を割当てることなく、直接、又
は間接的（ＲＡＭにコピーした状態で）にＣＰＵに見せ
ることができ、内部ＲＯＭ２０の余りの領域を有効活用
できる。
域に固有のアドレス空間を割当てることなく、直接、又
は間接的（ＲＡＭにコピーした状態で）にＣＰＵに見せ
ることができ、内部ＲＯＭ２０の余りの領域を有効活用
できる。
［発明の効果］
以上詳記したように本発明によれば、パーソナルコンピ
ュータに於いて、本体に内蔵された内部ＲＯＭと、本体
に任意に接続可能な外部ＲＯＭと、上記内部ＲＯＭの特
定の一部の領域に、上記外部ＲＯＭの一部又は全部の領
域に割付けたアドレスを割付けるマツピング手段と、本
体に上記外部ＲＯＭが接続されないとき、上記内部ＲＯ
Ｍの特定の一部の領域をアクセス可能にするＲＯＭアク
セス制御手段とを備え、上記内部ＲＯＭの特定の一部の
領域と上記外部ＲＯＭの一部又は全部の領域を選択的に
ＲＡＭにコピーし、同ＲＡＭ上でＣＰＵがアクセスでき
る（ＣＰＵに見せる）ようにしたことにより、内部ＲＯ
Ｍの余りの領域を有効活用したメモリシステムが構築で
きる。
ュータに於いて、本体に内蔵された内部ＲＯＭと、本体
に任意に接続可能な外部ＲＯＭと、上記内部ＲＯＭの特
定の一部の領域に、上記外部ＲＯＭの一部又は全部の領
域に割付けたアドレスを割付けるマツピング手段と、本
体に上記外部ＲＯＭが接続されないとき、上記内部ＲＯ
Ｍの特定の一部の領域をアクセス可能にするＲＯＭアク
セス制御手段とを備え、上記内部ＲＯＭの特定の一部の
領域と上記外部ＲＯＭの一部又は全部の領域を選択的に
ＲＡＭにコピーし、同ＲＡＭ上でＣＰＵがアクセスでき
る（ＣＰＵに見せる）ようにしたことにより、内部ＲＯ
Ｍの余りの領域を有効活用したメモリシステムが構築で
きる。
第１図は本発明の一実施例に於ける要部の構成を示すブ
ロック図、第２図は同実施例に於けるシステム全体の構
成を示すブロック図、第３図は上記実施例に於ける一部
のメモリマツプを示す図である。 １１・・・ＣＰＵ、１２・・・ＣＰＵバス（Ｄ３１−２
４゜Ｄ２３−１６． ＤＬ５−８ 、 Ｄ７−０ ）
、１３・・・ラッチ回路（Ｂ−ＬＡＴ） 、１４・・
・メモリバス（ＭＤ３１−２４゜ＭＤ２３−１８． Ｍ
Ｄ１５−８ 、 ＭＤ ７−０ ） 、１５・・・ラッ
チ回路（Ｃ−ＬＡＴ） 、１Ｂ・・・システムバス（Ｓ
Ａ１９−０ 。 ＬＡ２３−１７．５Ｄ１５−８ 、 ＳＤ ７−０
） 、１７． １８・・・内部ＲＡＭ （ＤＲＡＭ）
、１９・・・キャッシュメモリ（ＳＲＡＭ）、２０・・
・内部ＲＯＭ （Ｂ ＩＯ３−ＲＯＭ）、２１・・・タ
イミングコントローラ（ＴＣ）、２２・・・バスコント
ローラ（ＢＵＳ−ＣＮＴ）、３０・・・外部ＲＯＭ、３
１Ａ・・・高解像度表示制御基板（ＨＲＧＳ 、オブン
ヨンボード）、２１１・・・内部ＲＡＭ制御部（ＤＲＡ
Ｍ−ＣＮＴ） 、２１２・・・メモリマツプレジスタ（
ＲＥＧ−Ａ） 、２２１・・・ＲＯＭ制御部（ＲＯＭ−
ＣＮＴ） 、２２２・・・ＲＯＭ設定レジスタ（ＲＥＧ
−Ｂ） 、Ａ・・・内部ＲＯＭ２Ｑの空き領域。 出願人代理人 弁理士 鈴江武彦 第１図 第３図
ロック図、第２図は同実施例に於けるシステム全体の構
成を示すブロック図、第３図は上記実施例に於ける一部
のメモリマツプを示す図である。 １１・・・ＣＰＵ、１２・・・ＣＰＵバス（Ｄ３１−２
４゜Ｄ２３−１６． ＤＬ５−８ 、 Ｄ７−０ ）
、１３・・・ラッチ回路（Ｂ−ＬＡＴ） 、１４・・
・メモリバス（ＭＤ３１−２４゜ＭＤ２３−１８． Ｍ
Ｄ１５−８ 、 ＭＤ ７−０ ） 、１５・・・ラッ
チ回路（Ｃ−ＬＡＴ） 、１Ｂ・・・システムバス（Ｓ
Ａ１９−０ 。 ＬＡ２３−１７．５Ｄ１５−８ 、 ＳＤ ７−０
） 、１７． １８・・・内部ＲＡＭ （ＤＲＡＭ）
、１９・・・キャッシュメモリ（ＳＲＡＭ）、２０・・
・内部ＲＯＭ （Ｂ ＩＯ３−ＲＯＭ）、２１・・・タ
イミングコントローラ（ＴＣ）、２２・・・バスコント
ローラ（ＢＵＳ−ＣＮＴ）、３０・・・外部ＲＯＭ、３
１Ａ・・・高解像度表示制御基板（ＨＲＧＳ 、オブン
ヨンボード）、２１１・・・内部ＲＡＭ制御部（ＤＲＡ
Ｍ−ＣＮＴ） 、２１２・・・メモリマツプレジスタ（
ＲＥＧ−Ａ） 、２２１・・・ＲＯＭ制御部（ＲＯＭ−
ＣＮＴ） 、２２２・・・ＲＯＭ設定レジスタ（ＲＥＧ
−Ｂ） 、Ａ・・・内部ＲＯＭ２Ｑの空き領域。 出願人代理人 弁理士 鈴江武彦 第１図 第３図
Claims (1)
- 本体に内蔵された内部ＲＯＭと、本体に任意に接続可能
な外部ＲＯＭと、上記内部ＲＯＭの特定の一部の領域に
、上記外部ＲＯＭの一部又は全部の領域に割付けたアド
レスを割付けるマッピング手段と、本体に上記外部ＲＯ
Ｍが接続されないとき、上記内部ＲＯＭの特定の一部の
領域をアクセス可能にするＲＯＭアクセス制御手段とを
具備し、上記内部ＲＯＭの特定の一部の領域と上記外部
ＲＯＭの一部又は全部の領域を選択的にＲＡＭ上でＣＰ
Ｕがアクセスできるようにしたことを特徴とするメモリ
システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229017A JP3046310B2 (ja) | 1988-09-13 | 1988-09-13 | メモリシステム |
| KR1019890013230A KR920004405B1 (ko) | 1988-09-13 | 1989-09-12 | 어드레스 공간을 유효하게 사용할 수 있는 컴퓨터 시스템 |
| EP19890116958 EP0359235A3 (en) | 1988-09-13 | 1989-09-13 | Computer system capable of effectively utilizing address space |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229017A JP3046310B2 (ja) | 1988-09-13 | 1988-09-13 | メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0276045A true JPH0276045A (ja) | 1990-03-15 |
| JP3046310B2 JP3046310B2 (ja) | 2000-05-29 |
Family
ID=16885451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229017A Expired - Lifetime JP3046310B2 (ja) | 1988-09-13 | 1988-09-13 | メモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0359235A3 (ja) |
| JP (1) | JP3046310B2 (ja) |
| KR (1) | KR920004405B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612322A (ja) * | 1992-04-27 | 1994-01-21 | Toshiba Corp | Ｒｏｍ／ｒａｍコピー制御装置及びｒｏｍ／ｒａｍコピー制御方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0508603A3 (en) * | 1991-03-13 | 1993-01-07 | Ncr International Inc. | A method of operating a terminal device having first and second display means |
| US5237669A (en) * | 1991-07-15 | 1993-08-17 | Quarterdeck Office Systems, Inc. | Memory management method |
| JP2858517B2 (ja) * | 1992-04-24 | 1999-02-17 | インターナショナル・ビジネス・マシーンズ・コーポレイション | コンピュータシステム及び同システムにおいてアドレス指定可能な拡張された記憶装置を与える方法 |
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| US5552991A (en) * | 1993-12-09 | 1996-09-03 | Pitney Bowes Inc. | Control system for an electronic pastage meter having a programmable application specific intergrated circuit |
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