JPH0282317A - バッファメモリのバイアス設定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 バッファメモリを用いた速度変換回路に係り、更に詳し
くはデータの書込みタイミングと読出しタイミング間の
バイアス設定方式に関し、システムの動作開始時及びそ
れ以外の任意のタイミングで、書込みタイミングと読出
しタイミングの間のバイアスの再設定を可能とし、これ
により書込みタイミングと読み出しタイミングの位相差
を常に最大余裕を有するように設定可能とすることを目
的とし、 書込みデータを記憶するバッファメモリ手段と、該手段
に書込み制御信号を与えて、第１のデータ転送クロック
に同期する書込みデータを前記バッファメモリ手段に書
き込む書込み制御手段と、前記バッファメモリ手段に読
出し制御信号を与えて、前記バッファメモリ手段に記憶
されている前記書込みデータを前記書込み動作とは独立
して第２のデータ転送クロックに同期する読出しデータ
として読み出す読出し制御手段と、バイアス設定時に、
前記読出し制御信号又は前記書込み制御信号のいずれか
一方に基づいて前記書込み制御手段における書込み制御
信号又は前記読出し制御手段における読出し制御信号の
いずれか一方の出力タイミングを制御して、該両信号間
のバイアスが最大余裕を有するように該バイアスの再設
定を行うバイアス再設定手段とを有するように構成する
。

〔産業上の利用分野〕

本発明は、バッファメモリを用いた速度変換回路に係り
、更に詳しくはデータの書き込みタイミングと読み出し
タイミング間のバイアス設定装置に関する。

〔従来の技術〕

ディジタル交換網において、回線側の通信データの転送
が１．５４４　ＭＨｚのクロックに同期して行われ、交
換機内では４．０９６　ＭＨｚのクロックに同期して行
われるような場合があり、この場合には、当然データ転
送速度が異なるため、両者の間で速度変換を行う必要が
ある。その他、様々なデータ通信の形態において、デー
タ転送の速度変換を行う必要性が高い場合が多い。

上記速度変換を行う装置として、メモリを速度変換用の
バッファとして用いたものがある。第４図に従来のバッ
ファメモリを用いた速度変換回路の構成を示す。エラス
ティックＲＡＭ　（ＥＳ、以下同じ）１は、ランダムア
クセスメモリである速度変換用のバッファメモリであり
、ライトリセット端子ＷＲに入力するライトリセット信
号ＷＲ＊によって、内部で先頭アドレスから自動的にア
ドレスを更新しながら、一定のデータ量の書込みデ−タ
２を順次書き込む。また、リードリセット端子ＲＲに人
力するリードリセット信号ＲＲ＊によって、内部で先頭
アドレスから自動的にアドレスを更新しながら、各アド
レスの内容を一定のデータ量の読出しデータ３として順
次読み出す。この場合、上記書き込み動作と読み出し動
作は、各々独立して行えるという特徴を有するメモリで
ある。

ここで、書込みデータ２は例えばディジタル交換網にお
ける回線側から入力する通信データであって、書込みク
ロック４に同期し、読出しデータ３は例えば交換機側に
出力される通信データであって上記書込みクロック４と
は異なる読出しクロック５に同期している。そして、Ｅ
ＳＩにより速度変換されることになる。

次に、ライトリセット信号ＷＲ＊は、セレクタ８の出力
であり、書込みポインタ制御部６から出力される２種類
のライトリセット信号ＷＲＩ＊又はライトリセット信号
ＷＲＩＩ＊が選択的に出力される。そして、書込みポイ
ンタ制御部６は前記書込めクロック４に同期して上記両
信号を出力する。

一方、リードリセット信号ＲＲ＊は、前記読出しクロッ
ク５に同期して動作する続出しポインタ制御部７から出
力される。

オーバフロー／アンプフロー検出部９は、ライトリセッ
ト信号ＷＲ＊及びり−Ｆリセソｉ・信号ＲＲ＊の衝突状
態を監視する回路であり、衝突が検出された場合（パル
スがぶつかった場合）にリハイアス信号１０を介してセ
レクタ８を制御し、ライトリセット信号ＷＲ＊をライト
リセット信号ＷＲ■＊からライトリセラ１〜信号ＷＲＩ
Ｉ＊に切り替える。

次に、上記従来例の動作を、第５図の動作タイミングチ
ャート図を用いて説明する。

まず、読出しポインタ制御部７から出力されるリードリ
セット信号ＲＲ＊は、第５図に示すように一定周期の負
論理パルスであり、読出しクロック５に同期している。

これに対して、書込みポインタ制御部６から出力される
ライトリセット信号ＷＲＩ＊及びライトリセット信ＩＷ
ＲＩＩ＊は、やはり第５図に示すように一定周期の負論
理パルスで、書込みクロック４に同期しており、両者の
位相は半周期骨ずれている。そして、通常は第４図のオ
ーバフロー／アンプフロー検出部９からのリハイアス信
号１０がローレベルとなっており、第４図のセレクタ８
においては、ライトリセット信号ＷＲ＊としてライトリ
セラ１〜信号ＷＲＩ＊が選択されている。

そして、ライトリセット信号ＷＲ＊の負論理パルスによ
りＥＳＩに書き込まれた読出しデータ３は、リートリセ
ット信号ＲＲ＊の負論理パルスにより書込みデータ２と
して読み出される。この場合、読出しデータ３の書込み
タイミングは書込みクロック４に同期し、読出しデータ
３の読出しタイミングは読出しクロック５に同期して、
結局、ＥＳＩにより速度変換されることになる。

上記動作で、システム全体の電源立ち上げ時は、書込み
ポインタ制御部６と読出しポインタ制御部７は各々独立
した書込みクロック４及び読出しクロック５によって制
御されるため、ライトリセット信号ＷＲ＊とリードリセ
ット信号ＲＲ＊の相互の位相関係は保障されない。従っ
て、第５図のライトリセット信号ＷＲ＊とリートリセッ
ト信号ＲＲ＊の位相差はシステム立ち上げ後にどのよう
な幅を有するのかわからない。ここで、位相差が第５図
の位相差τ直のように接近しすぎてほとんど０になって
しまうと、ライトリセラ１−信号ＷＲ＊とリート′リセ
ッＩ・信号ＲＲ＊が衝突を起こし、ＥＳｌに書き込まれ
たデータが破壊されてしまう。

また、位相差が完全にＯでなくても、書込みクロック４
は例えば回線データから抽出されたものを使用するため
、クロックの精度の間Ｂ（ジッタ）等により上記両信号
が衝突する場合もある。従って、システム全体のデータ
の信頼性を確保するために、上記衝突状態を回避する必
要がある。

第４図のオーバフロー／アンプフロー検出部９ばそのよ
うな衝突状態を検出する。すなわち、第４図では省略し
であるが、ライトリセット信号ＷＲ＊とリードリセット
信号ＲＲ＊とを例えば特には図示しないオア回路に入力
させ、両信号が第５図のｔｌのタイミングで衝突して共
にローレベルとなり、上記オア回路の出力がハイレベル
からローレベルに立ち下がることにより、特には図示し
ない適当なりバイアス信号発生回路により、第４図のリ
ハイアス信号１０の論理が、第５図のｔ２のタイミング
でローレベルからハイレベルに反転する。

上記のようにして衝突が検出されリハイアス信号１０の
論理が変化することにより、セレクタ８はライトリセッ
ト信号Ｗ］ｌ＊ではなくライトリセット信号ＷＲＩＩ＊
を選択し、以後ライトリセッ１へ信号ＷＲ＊は第５図の
ｔ３、ｔ４といったタイミングで負論理パルスを出力す
るようになる。これにより、ライトリセット信号ＷＲ＊
とリードリセント信号ＲＲ＊間のバイアスが再設定され
てその位相差が約手周期分ずれ、それ以降は、ライトリ
セット信号ＷＲ＊とリートリセット信号ＲＲ＊の衝突が
回避される。そして、この場合の第６図に示す位相差τ
２は最も大きい位相差となり、最大余裕を有することと
なって、第４図のシステム全体の動作の信頼性は最も高
くなる。それ以後、何らかの原因で衝突が発生する毎に
セレクタ８の選択が切り替わり、バイアスの再設定をし
て衝突回避の動作を行う。

〔発明が解決しようとする課題〕

しかし、上記第４図の従来例においては、既に述べたよ
うに、システム全体の電源立ち上げ時には、ライトリセ
ラ）・信号ＷＲ＊及び基本リードリセット信号ＲＲ＊の
相互の位相関係は保障されておらず、システム運用中に
おいて、前記ライトリセット信号ＷＲ＊とリードリセッ
ト信号ＲＲ＊の衝突が発生し、その瞬間における入力デ
ータ３が破壊されてしまうという問題点を有している。

すなわち、第４図の従来例の場合、衝突発生前に、事前
にライ１〜リセット信号ＷＲ＊とり一ドリセット信号Ｒ
Ｒ＊間のバイアスの再設定を行うことはできない。従っ
て、たとえオーバフロー／アンプフロー検出部９を備え
ていたとしても、衝突がシステム運用中に発生ずるのは
好ましくなく、結果的にシステム全体の信頼性が十分な
ものといえなくなるという問題点を有している。

本発明は、システムの動作開始時及びそれ以外の任意の
タイミングで、書込みタイミングと読出しタイミングの
間のバイアスの再設定を可能とし、これにより書込みタ
イミングと読み出しタイミングの位相差を常に最大余裕
を有するように設定可能とすることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。

バッファメモリ手段１０は、書込みデータ１１を記憶す
る速度変換用のバッファメモリであり、例えば外部から
ライトリセット信号又はリードリセット信号の各パルス
列信号を入力することにより、内部で自動的にアドレス
を更新しながら書き込み動作及び読み出し動作を各々独
立したタイミング及び速度で行うエラスティックＲＡＭ
である。

書込み制御手段１３は、バッファメモリ手段１０に書込
み制御信号１５を与えて、第１のデータ転送クロックに
同期する書込みデータ１１を前記バッファメモリ手段１
０に書き込む手段であり、例えばバッファメモリ手段１
０が前記エラスティックＲＡＭの場合、該手段１０に、
前記第１のデータ転送クロックと共に、書込の制御信号
１５であるライトリセット信号を所定のパルス周期で与
える手段である。

読出し制御手段１４は、バッファメモリ手段１０に読出
し制御信号１６を与えて、バッファメモリ手段１０に記
憶されている書込みデータ１１を前記書込み動作とは独
立して第２のデータ転送クロックに同期して読出しデー
タ１２として読み出す手段であり、例えばバッファメモ
リ手段１０が前記エラスティックＲＡＭの場合、該手段
１０に、前記第２のデータ転送クロックと共に、読出し
制御信号１６であるリードリセットパルス信号を所定の
パルス周期で与える手段として実現される。

バイアス再設定手段１７は、バイアス設定時に読出し制
御信号１６又は書込み制御信号１５のいずれか一方に基
づいて書込み制御手段１３における書込み制御信号１５
又は前記読出し制御手段１４における読出し制御信号１
６のいずれか一方の出力タイミングを制御して、該両信
号間のバイアスが最大余裕を有するように該バイアスの
再設定を行う手段であり、第１図では例として読出し制
御信号１６に基づいて書込み制御手段１３における書込
み制御信号１５の出力タイミングを制御するようになっ
ている。なお、当然この逆の構成でもよい。そして同手
段は、例えば読出し制御信号１６であるリードリセット
パルス信号のパルスの出力タイミングから、前記第１の
データ転送クロックを基準として最大余裕バイアスに対
応する所定クロック数経過後に、書込み制御手段１３が
書込み制御信号１５であるライトリセットパルス信号を
出力するように制御する手段である。なお、同手段は、
システム立ち上げ時又はその他の任意のタイミングのバ
イアス設定時に動作し、バイアス設定時以外は、書込み
制御手段１３が上記バイアス再設定タイミングを基準に
自走し、第１のデータ転送クロックに同期して書込み制
御信号１５を出力する。

〔作　　　用〕

上記手段において、第１図のシステム全体を立ち上げた
時点において、書込み制御手段１３及び読出し制御手段
１４が動作を開始し、書込み制御信号１５及び読出し制
御信号１６を独立したタイミングで出力を開始する。こ
のとき、書込み制御信号１５と読出し制御信号１６の各
出力タイミングの位相関係は保障されていない。

ここで、システム立ち上げ時に、バイアス再設定手段１
７にバイアス設定動作を行わせることにより、同手段１
７が、読出し制御信号１６と書込み制御信号１５の出力
タイミングのバイアス（位相差）に最大余裕をもたせた
状態でバッファメモリ手段１０の動作を開始させること
ができる。また、システム立ち上げ後のシステム運用時
の任意のタイミング、例えば書込みデータ１１が入力し
ていないときの定期点検時等において、上記と同様にバ
イアス再設定手段１７を動作させることにより、バイア
スの再設定を行える。

〜１４ 〔実　　施　　例〕 以下、図面を参照しながら本発明の詳細な説明する。

第２図は、本実施例の構成図である。

まず第２図（ａ）で、エラスティックＲＡＭ（ＥＳ、以
下間し）１は、第４図の従来例と同様、ランダムアクセ
スメモリである速度変換用のパンツアメモリであり、ラ
イトリセット端子ＷＲに入力するライトリセット信号Ｗ
Ｒ＊によって、内部で先頭アドレスから自動的にアドレ
スを更新しながら、一定のデータ量の書込みデータ２を
順次書き込む。

また、リードリセット端子ＲＲに入力するり一ドリセッ
ト信号ＲＲ＊によって、内部で先頭アドレスから自動的
にアドレスを更新しながら、各アドレスの内容を一定の
データ量の読出しデータ３として順次読み出す。そして
、書込みデータ２は第４図の従来例と同様、書込みクロ
ック４に同期し、読出しデータ３は書込のクロック４と
は異なる読出しクロック５に同期している。そして、Ｅ
ＳＩにより速度変換されることになる。

次に、ライトリセット信号ＷＲ＊は、セレクタ２５の出
力であり、ケート回路２４及び２３を介して各々出ノｊ
される２種類のライトリセット信号ＷＲ−Ａ＊及びライ
トリセット信号ＷＲ−Ｂ＊が選択的に出力される。

ゲート回路２４及び２３には、書込みクロック４に同期
して書込みフレームパルス発生部１８から出力される書
込みフレームパルスＷＦＰ＊が入力する。

バイアス設定時書込みポインタ制御部１９は、書込めフ
レームパルスＷＦＰ＊、バイアス設定レジスタ２０から
のバイアス設定値２６及び読出しポインタ制御部７から
のリードリセット信号ＲＲ＊に従って動作し、ケート回
路２３の開閉制御を行うイネーブル信号ＥＮ−Ｂを出力
する。

書込みポインタ制御部２１ば、書込みフレームパルスＷ
ＦＰ＊及びバッファ深さ設定レシスク２２からのバッフ
ァ深さ設定値２７に従って動作し、ゲート回路２４の開
閉制御を行うイネーブル信号ＥＮ−Ａを出力する。

ノハイアス制御部２８は、システム立ち上げ時、ライｌ
−リセット信号ＷＲ＊とリードリセット信号ＲＲ＊の衝
突時又は所定の時間間隔でリハイアス信号ＲＢを出力し
、セレクタ２５を制御する。

一方、リードリセット信号ＲＲ＊は、読出しクロック５
に同期して動作する読出しポインタ制御部７から出力さ
れ、第４図の従来例と同じである。

次に、第２図（ｂ）は、バイアス設定時書込みポインタ
制御部１９及び書込みポインタ制御部２１の部分の詳細
な構成図である。

バイアス設定時書込みポインタ制御部１９は、バイアス
カウンタ２９及び比較回路３０で構成され、バイアスカ
ウンタ２９ば、書込みフレームパルスＷＦＰ＊によって
カウントアツプされ、リードリセット信号ＲＲ＊により
リセットされる。バイアスカウンタ２９の出力であるカ
ランＩ・値３１は、比較回路３０においてバイアス設定
レジスタ２０（第２図（ａ））からのバッファ深さ設定
値２７とトし較され、一致したときにハイレヘルとなる
イネーブル信号ＥＮ−Ａを出力する６ 次に、書込みポインタ制御部２１は、バッファ深さカウ
ンタ３２及び比較回路３３で構成され、バッファ深さカ
ウンタ３２は、書込みフレームパルスＷ　Ｆ　Ｐ　＊に
よってカランＩ・アップされ、ライトリセット信号ＷＲ
＊によりリセットされる。バッファ深さカウンタ３２の
出力であるカウント値３４は、比較回路３３においてバ
ッファ深さ設定レジスタ２２（第２図（ａ））からのバ
ッファ深さ設定値２７と比較され、一致したときにハイ
レヘルとなるイネーブル信号ＥＮ−Ｂを出力する。

上記実施例の動作を、第３図の動作タイミングチャート
図を用いて説明する。

まず、読出しポインタ制御部７から出力されるリードリ
セッ１へ信号ＲＲ＊は、第３図に示すように一定周期の
負論理パルスであり、読出しクロック５に同期している
。

一方、セレクタ２５から出力されるライトリセラＩ・信
号ＷＲ＊も、後述するように一定周期の負論理パルスで
あり、書込みクロック４に同期している。

ここで、第２図（ａ）のＥＳＩに入力する書込みデータ
２は、フレームと呼ばれる書込みクロック４に同期した
時間単位で入力してくる。そして、書込みフレームパル
ス発生部１８は、書込みクロック４に同期して第３図に
示すような一定周期の書込みフレームパルスＷＦＰ＊を
発生し、通常は後述するようにこのパルスを基準として
７フレーム毎に、負論理パルスのライトリセット信号Ｗ
Ｒ＊が出力される。従って、ＥＳｌには７フレ一ム分ま
での書込めデータ２を一時記憶させることができる。こ
れに対して、リードリセット信号ＲＲ＊は、読出しクロ
ック５に同期しているため書込みフレームパルスＷＦＰ
＊には同期しないが、はぼ７フレームの一定間隔で負論
理パルスとしてＥＳｌに与えられることにより、ＥＳＩ
に記憶されてゆく書込みデータ２を、その書き込み動作
とは独立して追うように読出しデータ３として読み出し
ていく。これにより、データの速度変換がなされる。

ここで、システム全体の電源立ち上げ時には、リハイア
ス信号ＲＢは始めはローレベルであり、セレクタ２５は
ライ１−リセット信号ＷＲ−Ａ＊を選択し、ライ１−リ
セット信号ＷＲ＊として出力している。そして、第２図
ｆａ）の書込みクロック４と読出しクロック５は一般に
同期していないため、第３図のライトリセット信号ＷＲ
＊の出力タイミング１．＋　とリードリセット信号ＲＲ
＊の出力タイミングｔ９の位相差τ１がどのくらいの幅
になるのか保障されない。この場合、位相差τ、が小さ
いと、ＥＳＩにおいてライ１−υセント信号ＷＲ＊とリ
ートリセット信号ＲＲ＊のパルスが衝突を起こし、内部
の動作が保障されずデータが破壊されてしまう６ そこで、本実施例では、システム立ち上げ時に、第２図
（ａ）のリハイアス制御部２８が、システムτｆち−Ｌ
げ直後のライトリセン１〜信号ＷＲ＊の立ち下がりタイ
ミングｔ１を検出した移・のタイミングｔ２において、
リハイアス信号ＲＢをハイレベルに立ち上げる。これに
より、セレクタ２５はライトリセット信号ＷＲ−Ｂ＊を
選択するモードになる。

上記動作と共心こ、バイアス設定時書込みポインタ制御
部１９において、リセット信号ＲＢが立ち上がった直後
のリードリセット信号ＲＲ＊の負論理パルスが立ち上が
るタイミングＬ、で、第２図（ｂ）のバイアスカウンタ
２９が第３図に示すように「０」にリセットされ、それ
以後、バイアスカウンタ２９は、第３図に示すように書
込みフレームパルスＷＦＰのｊＬ　８６　理パルスがハ
イレベルに戻る毎に「０」から順次カウントアツプする
。

ここで、第２図（ａ）のバイアス設定レジスタ２０には
、バイアス設定値２６として、数値「４」が設定されて
いる。従って、上記カウントアツプ動作により、第２図
（ｂ）のバイアスカウンタ２９からのカウント値３１が
「４ｊに等しくなった第３図のタイミングｔ４において
、比較回路３０が第３図に示すようにイネーブル信号Ｅ
Ｎ−Ｂをハイレベルに立ち上げる。そして、このハイレ
ベル状態は、カウント値３１が「５」になるタイミング
ｔ６までの１フレーム分続く。

従って、上記イネーブル信号ＥＮ−Ｂがハイレベルとな
っている間は、第２図（ａ）のゲート回ｗ！ｒ２３がオ
ンとなり、第３図のタイミングｔ５で出力される書込み
フレームパルスＷＦＰ＊が同図に示すようにライトリセ
ット 力され、更に、セレクタ２５を介してライトリセット信
号ＷＲ＊とじて出力される。

この状態で、上記ライトリセット信号ＷＲ＊が出力され
るタイミングＬ７は、リートリセット信号ＲＲ＊の出力
周期のほぼ中間になるため、そのタイミングｔ７と次に
リードリセット信号ＲＲ＊が出ツノされるタイミングＬ
９の位相差τ２は、最大の余裕を有するようになる７ 続いて、第２図（ａ）のリハイアス制御部２８が、」二
記タイミングｔ７てライトリセット信号ＷＲ＊の負論理
パルスを検出した後のタイミングｔ８において、リハイ
アス信号ＲＢを第３図に示すようにローレベルに立ち下
げる。これにより、セレクタ２５はライトリセット信号
ＷＲ−Ａ＊を選択するモードになる。

従ってそれ以後は、書込みポインタ制御部２１の動作が
中心になる。すなわち、まず、第３図のライ１〜リセッ
１−信号ＷＲ＊が立ち上がるタイミングｔ７で、第２図
（ｂ）のバッファ深さカウンタ３２が第３図に示すよう
に「０」にリセットされ、それ以後、バッファ深さカウ
ンタ３２は、第３図に示すように書込みフレームパルス
ＷＦＰの負論理パルスがハイレベルに戻る毎に「０」か
らｌ１ｌＪ［次カウントアツプする。

ここで、第２図（ａ）のバイアス設定レジスタ２０には
、バッファ深さ設定値２７として、数値「６」が設定さ
れている。従って、上記カラン１−アップ動作により、
第２図（ｂ）のバッファ深さカウンタ３２からのカラン
Ｉ・値３４が「６」に等しくなった第３回のタイミング
い０において、比較回路３３が第３図に示すようにイネ
ーブル信号ＥＮ−Ａをハイレベルに立ち」二げる。そし
て、このハイレベル状態は、カウント値３４が「６」か
ら「０」にクリアされるタイミングｔ６までの１フレー
ム分続く。すなわち、バッファ深さカウンタ３２ば７進
カウンタである。

従って、上記イネーブル信号ＥＮ−Ａがハイレベルとな
っている間は、第２図（ａ）のケート回路２４がオンと
なり、第３図のタイミングｔ１１で出力される書込みフ
レームパルスＷＦＰ＊が同図に示すようにライトリセッ
ト信号ＷＲ−Ａ＊とじて出力され、更に、セレクタ２５
を介してライトリセット信号ＷＲ＊として出力される。

この状態で、」二記うイトリセット信号ＷＲ＊の負論理
パルスが出力されるタイミングｔ１４．は、その前にラ
イトリセット信号ＷＲ＊が出力されたタイミングＬ７か
ら７フレーム目である。そして、これ以後は、ライトリ
セット信号ＷＲ−Ａの負論理パルスが７フレーム毎に上
記と同様に出力され、ライトリセット信号ＷＲ＊となる
。

以上説明したように、システム立ち上げ時においては、
始めだけ第２１Ｆ（ａ）のバイアス設定時書込みポイン
タ制御部１９が働いて、リードリセット信号ＲＲ＊の出
力タイミングの中間でライ１〜リセソＩ・信号ＷＲ−Ｂ
が出力されることて、ライトリセット信号ＷＲ＊とリー
ドリセット信号ＲＲ＊の位相差に最大余裕を与えること
ができ、それ以後は、書込みポインタ制御部２１が働い
て、書込みフレームパルスＷＦＰ＊に同期して７フレー
ム毎にライトリセット信号ＷＲ＊が出力され、リート。

リセット信号ＲＲ＊との間でほぼ第３図の最大位相差τ
２を保ちながら動作させることができる。

ここで、第２図（ａ）の書込みクロック４は、読出しク
ロック５と同期していないため、書込みクロック４に基
づく書込みフレームパルスＷＦＰに同期して出力される
ライトリセット信号ＷＲ＊と、読出しクロック５に同期
して出力されるリードリセット信号ＲＲ＊との位相差が
最大位相差でなくなってきて、次第に小さくなる場合が
ある。この場合、第２図（ａ）のリハイアス制御部２８
がライトリセラ１〜信号ＷＲ＊とリードリセット信号Ｒ
Ｒ＊を監視しており、衝突が発生した場合（共にパルス
がぶつかって共にローレベルとなった場合）には、前記
と全く同様にして位相差すなわちバイアス値の再設定を
行うことにより、再び上記位相差を最大にすることがで
きる。

〔発明の効果〕

本発明によれば、システム立ち上げ時に、バイアス再設
定手段にバイアス設定動作を行わせることにより、同手
段が、読出し制御信号と書込み制御信号の出力タイミン
グのバイアス（位相差）に最大余裕をもたせた状態でバ
ッファメモリ手段の動作を開始させることが可能となる
。

マタ、システム立ち上げ後のシステム運用時の任意のタ
イミング、例えば書込みデータが入力していないときの
定期点検時等において、上記と同様にバイアス再設定手
段を動作させることにより、バイアスの再設定を行うこ
とが可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、 第２図（ａ）、（ｂ）は、本実施例の構成図、第３図は
、本実施例の動作タイミングチャート図、 第４図は、従来例の構成Ｖ、 第５図は、従来例の動作タイミングチャートロである。 １０・ １１・ ハ ラフアメモリ 書込みデータ、 読出しデータ、 書込み制御手段、 読出し制御手段、 ・・書込み制御信号、 ・・読出し制御手段、 ・・バイアス再設定手段。

Claims (1)

1. 【特許請求の範囲】 書込みデータ（１１）を記憶するバッファメモリ手段（
   １０）と、 該手段（１０）に書込み制御信号（１５）を与えて、第
   １のデータ転送クロックに同期する書込みデータ（１１
   ）を前記バッファメモリ手段（１０）に書き込む書込み
   制御手段（１３）と、 前記バッファメモリ手段（１０）に読出し制御信号（１
   ６）を与えて、前記バッファメモリ手段（１０）に記憶
   されている前記書込みデータ（１１）を前記書込み動作
   とは独立して第２のデータ転送クロックに同期する読出
   しデータ（１２）として読み出す読出し制御手段（１４
   ）と、 バイアス設定時に、前記読出し制御信号（１６）又は前
   記書込み制御信号（１５）のいずれか一方に基づいて前
   記書込み制御手段（１３）における書込み制御信号（１
   ５）又は前記読出し制御手段（１４）における読出し制
   御信号（１６）のいずれか一方の出力タイミングを制御
   して、該両信号間のバイアスが最大余裕を有するように
   該バイアスの再設定を行うバイアス再設定手段（１７）
   とを有することを特徴とするバッファメモリのバイアス
   設定装置。