JPH0282554A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0282554A JPH0282554A JP23457488A JP23457488A JPH0282554A JP H0282554 A JPH0282554 A JP H0282554A JP 23457488 A JP23457488 A JP 23457488A JP 23457488 A JP23457488 A JP 23457488A JP H0282554 A JPH0282554 A JP H0282554A
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- Japan
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- conductive material
- contact holes
- contact
- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁膜の開口部に第１の導電材が埋設されて
おり、この第１の導電材に第２の導電材が接続されてい
る半導体装置に関するものである。
おり、この第１の導電材に第２の導電材が接続されてい
る半導体装置に関するものである。
本発明は、上記の様な半導体装置において、開口部の面
積を相対的に大きくし、第１の導電材と第２の導電材と
の接触面積を相対的に小さくすることによって、電気的
に接続されるべき領域に対する接触抵抗の低減と絶縁膜
上における導電材の配置自由度の増大とを両立させるこ
とができる様にしたものである。
積を相対的に大きくし、第１の導電材と第２の導電材と
の接触面積を相対的に小さくすることによって、電気的
に接続されるべき領域に対する接触抵抗の低減と絶縁膜
上における導電材の配置自由度の増大とを両立させるこ
とができる様にしたものである。
〔従来の技術）
半導体装置の微細化に伴い、コンタクトホールに多結晶
Ｓｉ等の導電材を埋設して絶縁膜を平坦化する構造が用
いられる様になっている（例えば、特開昭６３−１３２
４５４号公報）。
Ｓｉ等の導電材を埋設して絶縁膜を平坦化する構造が用
いられる様になっている（例えば、特開昭６３−１３２
４５４号公報）。
第７図は、この様な構造を有するＭＯ５Ｉ−ランジスタ
の一従来例を示している。この−従来例では、半導体基
板１１上に絶縁１１！ｉ！１２が形成されており、ソー
ス・ドレイン領域１３ａ、１３ｂに達するコンタクトホ
ール１４ａ、１４ｂが１色縁膜１２に形成されている。
の一従来例を示している。この−従来例では、半導体基
板１１上に絶縁１１！ｉ！１２が形成されており、ソー
ス・ドレイン領域１３ａ、１３ｂに達するコンタクトホ
ール１４ａ、１４ｂが１色縁膜１２に形成されている。
コンタクトホール１４ａ、１４ｂには多結晶Ｓｔ等の導
電材１５が埋設されており、この導電材１５にＡβ配線
１６ａ、１６ｂが接続されている。
電材１５が埋設されており、この導電材１５にＡβ配線
１６ａ、１６ｂが接続されている。
ところで、半導体基板ｌｌ上にはこのＭＯ３＋−ランジ
スタに接続されない別のＡｌ配線１７も配置されている
。
スタに接続されない別のＡｌ配線１７も配置されている
。
そして、第７図に示す様にこのへ２配ｖＡ１７がソース
・ドレイン領域１３ａ、１３ｂ上を通過していれば、コ
ンタクトホール１４ａ、１４ｂを第７図中において左方
向へ即ちゲー、ト電極１８に沿ってこれ以上は拡げるこ
とができない。
・ドレイン領域１３ａ、１３ｂ上を通過していれば、コ
ンタクトホール１４ａ、１４ｂを第７図中において左方
向へ即ちゲー、ト電極１８に沿ってこれ以上は拡げるこ
とができない。
この結果、導電材１５とソース・ドレイン領域１３ａ、
１３ｂとの接触面積が小さく、ソース・ドレイン領域１
３ａ、１３ｂに対する接触抵抗が大きい。
１３ｂとの接触面積が小さく、ソース・ドレイン領域１
３ａ、１３ｂに対する接触抵抗が大きい。
逆に、ソース・ドレイン領域１３ａ、１３ｂに対する接
触抵抗を小さくするためにコンタクトホール１４ａ、１
４ｂをゲート電極１８に沿って拡げようとすると、へｌ
配腺１７がソース・ドレイン領域１３ａ、１３ｂ上を通
過しない様にする必要があり、へｌ配線１７の配置自由
度が低下する。
触抵抗を小さくするためにコンタクトホール１４ａ、１
４ｂをゲート電極１８に沿って拡げようとすると、へｌ
配腺１７がソース・ドレイン領域１３ａ、１３ｂ上を通
過しない様にする必要があり、へｌ配線１７の配置自由
度が低下する。
つまり、第７図に示した従来例では、ソース・ドレイン
右頁域１３ａ、１３ｂに対する接触抵抗の低減とＡｌ配
線１７の配置自由度の増大とを両立させることができな
い。
右頁域１３ａ、１３ｂに対する接触抵抗の低減とＡｌ配
線１７の配置自由度の増大とを両立させることができな
い。
本発明による半導体装置は、電気的に接続されるべき領
域１３ａ、１３ｂが露出している面上に形成されており
前記領域１３ａ、１３ｂに臨む開口部１４ａ、１４ｂを
有している絶縁膜１２と、前記開口部１４ａ、１４ｂに
埋設されている第１の導電材１５と、前記開口部１４ａ
、１４ｂよりも小さな面積で前記第１の導電材１５に接
続されている第２の導電材１６ａ、１６ｂとを夫々具備
している。
域１３ａ、１３ｂが露出している面上に形成されており
前記領域１３ａ、１３ｂに臨む開口部１４ａ、１４ｂを
有している絶縁膜１２と、前記開口部１４ａ、１４ｂに
埋設されている第１の導電材１５と、前記開口部１４ａ
、１４ｂよりも小さな面積で前記第１の導電材１５に接
続されている第２の導電材１６ａ、１６ｂとを夫々具備
している。
本発明による半導体装置では、第１の導電材１５と第２
の導電材１６ａ、１６ｂとの接触面積に比べて、絶縁１
９１２の開口部１４ａ、１４ｂの面積の方が大きいので
、電気的に接続されるべき領域１３ａ、１３ｂに対する
第１の導電材１５の接触面積が大きい。
の導電材１６ａ、１６ｂとの接触面積に比べて、絶縁１
９１２の開口部１４ａ、１４ｂの面積の方が大きいので
、電気的に接続されるべき領域１３ａ、１３ｂに対する
第１の導電材１５の接触面積が大きい。
逆に、絶縁膜１２の開口部１４ａ、１４ｂの面積に比べ
て、第１の導電材１５と第２の導電材１６ａ、１６ｂと
接触面積の方が小さいので、絶縁膜１２の開口部１４ａ
、１４ｂ上の領域に第２の導電材１６ａ、１６ｂ以外の
導電材１７を配置することができる。
て、第１の導電材１５と第２の導電材１６ａ、１６ｂと
接触面積の方が小さいので、絶縁膜１２の開口部１４ａ
、１４ｂ上の領域に第２の導電材１６ａ、１６ｂ以外の
導電材１７を配置することができる。
以下、ＭＯ３Ｉ−ランジスタに適用した本発明の一実施
例を、第１図〜第６図を参照しながら説明する。
例を、第１図〜第６図を参照しながら説明する。
第１図が、本実施例を示している。この様な本実施例を
製造するに際しても、絶縁膜１２の形成までは上述の一
従来例と同様にして行う。
製造するに際しても、絶縁膜１２の形成までは上述の一
従来例と同様にして行う。
次に、絶縁膜１２にコンタクトホール１４ａ、１４ｂを
形成するが、これらのコンタクトホール１４ａ、１４ｂ
は、第７図に示したー従来例の場合に比べてゲート電極
１８に沿って拡げた状態に形成する。
形成するが、これらのコンタクトホール１４ａ、１４ｂ
は、第７図に示したー従来例の場合に比べてゲート電極
１８に沿って拡げた状態に形成する。
次に、多結晶Ｓｉ等の導電材１５をＣＶＤで半導体基板
１１上の全面に堆積させ且つエッチハックを行って、コ
ンタクトホール１４ａ、１４ｂに導電材１５を埋設する
。その後、必要に応じて、不純物を導入して導電材１５
の抵抗を低減させる。
１１上の全面に堆積させ且つエッチハックを行って、コ
ンタクトホール１４ａ、１４ｂに導電材１５を埋設する
。その後、必要に応じて、不純物を導入して導電材１５
の抵抗を低減させる。
次に、絶縁膜１２及び導電材１５上に、ＣＶＤや酸化等
によって、別の絶縁膜２１を形成する。
によって、別の絶縁膜２１を形成する。
そして、この絶縁膜２１にコンタクトホール２２ａ、２
２ｂを形成するが、これらのコンタクトホール２２ａ、
２２ｂは、第７図に示したー従来例におけるコンタクト
ホール１４ａ、１４ｂと略同じ位置に同じ面積で形成す
る。
２ｂを形成するが、これらのコンタクトホール２２ａ、
２２ｂは、第７図に示したー従来例におけるコンタクト
ホール１４ａ、１４ｂと略同じ位置に同じ面積で形成す
る。
その後、Ａｌの蒸着及びパターニングを行って、Ｉｆ配
線１６ａ、１６ｂ、１？を形成する。
線１６ａ、１６ｂ、１？を形成する。
以上の様な構成を有する本実施例では、導電材１５とソ
ース・ドレイン領域１３ａ、１３ｂとの接触面積が上述
の一従来例の場合に比べて大きいので、ソース・ドレイ
ン領域１３ａ、１３ｂに対する接触抵抗も小さい。
ース・ドレイン領域１３ａ、１３ｂとの接触面積が上述
の一従来例の場合に比べて大きいので、ソース・ドレイ
ン領域１３ａ、１３ｂに対する接触抵抗も小さい。
しかも、導電材１５上には絶縁膜２１が形成されており
、この絶１ｉ１１！２１に形成されているコンタクトホ
ール２２ａ、２２ｂは上述の一従来例におけるコンタク
トホール１４ａ、１４ｂと略同じ面積であるので、＾ｌ
配＆１１７も一従来例と同様に配置することができる。
、この絶１ｉ１１！２１に形成されているコンタクトホ
ール２２ａ、２２ｂは上述の一従来例におけるコンタク
トホール１４ａ、１４ｂと略同じ面積であるので、＾ｌ
配＆１１７も一従来例と同様に配置することができる。
従って、本実施例では、ソース・ドレイン領域１３ａ、
１３ｂに対する接触抵抗の低減とＡｌ配線１７の配置自
由度の増大とを両立させることができる。
１３ｂに対する接触抵抗の低減とＡｌ配線１７の配置自
由度の増大とを両立させることができる。
ところで、コンタクトホールに導電材を埋設する場合、
まず、第２Ａ図に示す様に半導体基板１１及び絶縁膜１
２上の全面に導電材１５を堆積させ、次に、第２Ｂ図及
び第２Ｃ図に示す様に導電材１５をエッチバックする。
まず、第２Ａ図に示す様に半導体基板１１及び絶縁膜１
２上の全面に導電材１５を堆積させ、次に、第２Ｂ図及
び第２Ｃ図に示す様に導電材１５をエッチバックする。
ところが、コンタクトホール２３ ａ、 ２３ ｂの平
面形状が正方形の場合、コンタクトホール２３ｂの様に
その一辺の長さが導電材１５の堆積厚の２倍以下である
と、第２Ｂ図及び第２Ｃ図に示す様にコンタクトホール
２３ｂが導電材１５によって完全に埋められるが、コン
タクトホール２３ａの様にその一辺の長さが導電材１５
の堆積厚の２倍以上であると、コンタクトホール２３ａ
は導電材１５によって完全には埋められない。
面形状が正方形の場合、コンタクトホール２３ｂの様に
その一辺の長さが導電材１５の堆積厚の２倍以下である
と、第２Ｂ図及び第２Ｃ図に示す様にコンタクトホール
２３ｂが導電材１５によって完全に埋められるが、コン
タクトホール２３ａの様にその一辺の長さが導電材１５
の堆積厚の２倍以上であると、コンタクトホール２３ａ
は導電材１５によって完全には埋められない。
このため、面積の広い領域に対して電気的接続を行う場
合、コンタクトホール２３ａの様に面積の広い単一のコ
ンタクトホールを形成するのではなく、第３図に示す様
に面積の狭いコンタクトホール２３ｂの複数個を網目状
に配置し、これら複数のコンタクトホール２３ｂの全体
で単一の領域に対する電気的接続を行う様にしていた。
合、コンタクトホール２３ａの様に面積の広い単一のコ
ンタクトホールを形成するのではなく、第３図に示す様
に面積の狭いコンタクトホール２３ｂの複数個を網目状
に配置し、これら複数のコンタクトホール２３ｂの全体
で単一の領域に対する電気的接続を行う様にしていた。
しかし第３図の方法では、コンタクトホール２３ｂ同士
の間の領域が電気的接続に寄与しないので、複数のコン
タクトホール２３ｂ全体としての接触抵抗もその分だけ
大きい。
の間の領域が電気的接続に寄与しないので、複数のコン
タクトホール２３ｂ全体としての接触抵抗もその分だけ
大きい。
しかし、第４図に示す様に、平面形状が長方形でその短
辺の長さが導電材１５の堆積厚の２倍以下であるコンタ
クトホール２３Ｃを用いれば、長辺の長さが導電材１５
の堆積厚の２倍以上であっても、このコンタクトホール
２３Ｃは導電材１５によって完全に埋められる。
辺の長さが導電材１５の堆積厚の２倍以下であるコンタ
クトホール２３Ｃを用いれば、長辺の長さが導電材１５
の堆積厚の２倍以上であっても、このコンタクトホール
２３Ｃは導電材１５によって完全に埋められる。
しかも、第４図に示す様に複数のコンタクトホール２３
ｃを縞状に配置すれば、第３図に示した様に複数のコン
タクトホール２３ｂを網目状に配置する場合に比べて、
コンタクトホール２３ｃ間の領域つまり電気的接続に寄
与しない領域の面積が少ないので、接触抵抗も小さい。
ｃを縞状に配置すれば、第３図に示した様に複数のコン
タクトホール２３ｂを網目状に配置する場合に比べて、
コンタクトホール２３ｃ間の領域つまり電気的接続に寄
与しない領域の面積が少ないので、接触抵抗も小さい。
逆に、複数のコンタクトホール２３ｃ全体の面積が第３
図の場合と同じでよければ、第５図に示す様にコンタク
トホール２３ｃを形成すべき領域の面積が小さくてよい
ので、ＭＯＳ）ランジスタ等を更に微細にすることがで
きる。
図の場合と同じでよければ、第５図に示す様にコンタク
トホール２３ｃを形成すべき領域の面積が小さくてよい
ので、ＭＯＳ）ランジスタ等を更に微細にすることがで
きる。
このため、第１図に示した本実施例では、コンタクトホ
ール１４ａ、１４ｂの平面形状を長方形とし、且つその
短辺の長さを導電材１５の堆積厚の２倍以下としている
。
ール１４ａ、１４ｂの平面形状を長方形とし、且つその
短辺の長さを導電材１５の堆積厚の２倍以下としている
。
この様にすれば、本実施例の様にコンタクトホール１４
ａ、１４ｂがゲート電極１８に沿って長くても、これら
のコンタクトホール１４ａ、１４ｂは導電材Ｉ５によっ
て完全に埋められる。
ａ、１４ｂがゲート電極１８に沿って長くても、これら
のコンタクトホール１４ａ、１４ｂは導電材Ｉ５によっ
て完全に埋められる。
なお、本実施例では、ソース・ドレイン領域１３ａ、１
３ｂがゲート電極１８に沿って細長いのでコンタクトホ
ール１４ａ、１４ｂも一つずつとしたが、ソース・ドレ
イン領域１３ａ、１３ｂがゲート電極１８から離れる方
向へより広ければ、第４図や第５図に示した様にコンタ
クトホール１４ａ、１４ｂｔ＞複数個ずつ形成してもよ
い。
３ｂがゲート電極１８に沿って細長いのでコンタクトホ
ール１４ａ、１４ｂも一つずつとしたが、ソース・ドレ
イン領域１３ａ、１３ｂがゲート電極１８から離れる方
向へより広ければ、第４図や第５図に示した様にコンタ
クトホール１４ａ、１４ｂｔ＞複数個ずつ形成してもよ
い。
また、第４図及び第５図ではコンタクトホール２３ｃの
平面形状が長方形の場合について説明したが、短辺の長
さが導電材１５の堆積厚の２倍以下でありされすればよ
いので、第６図に示す様に任意の平面形状のコンタクト
ホール２３ｄを用いることもできる。
平面形状が長方形の場合について説明したが、短辺の長
さが導電材１５の堆積厚の２倍以下でありされすればよ
いので、第６図に示す様に任意の平面形状のコンタクト
ホール２３ｄを用いることもできる。
本発明による半導体装置では、電気的に接続されるべき
領域に対する第１の導電材の接触面積が大きく、しかも
絶縁膜の開口部上の領域に第２の導電材以外の導電材を
配置することができるので、電気的に接続されるべき領
域に対する接触抵抗の低減と絶縁膜上における導電材の
配置自由度の増大とを両立させることができる。
領域に対する第１の導電材の接触面積が大きく、しかも
絶縁膜の開口部上の領域に第２の導電材以外の導電材を
配置することができるので、電気的に接続されるべき領
域に対する接触抵抗の低減と絶縁膜上における導電材の
配置自由度の増大とを両立させることができる。
１５−・・・−・・・−・−・−・−導電材１６ａ、
１６ｂ、 １７−− Ａ Ｉｌ配線である。
１６ｂ、 １７−− Ａ Ｉｌ配線である。
Claims (1)
- 【特許請求の範囲】 電気的に接続されるべき領域が露出している面上に形成
されており前記領域に臨む開口部を有している絶縁膜と
、 前記開口部に埋設されている第１の導電材と、前記開口
部よりも小さな面積で前記第１の導電材に接続されてい
る第２の導電材とを夫々具備する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234574A JP2770341B2 (ja) | 1988-09-19 | 1988-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234574A JP2770341B2 (ja) | 1988-09-19 | 1988-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282554A true JPH0282554A (ja) | 1990-03-23 |
| JP2770341B2 JP2770341B2 (ja) | 1998-07-02 |
Family
ID=16973149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234574A Expired - Fee Related JP2770341B2 (ja) | 1988-09-19 | 1988-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770341B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188330A (ja) * | 2008-02-08 | 2009-08-20 | Fujitsu Microelectronics Ltd | 半導体装置およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189678A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPS62130543A (ja) * | 1985-12-02 | 1987-06-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-09-19 JP JP63234574A patent/JP2770341B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59189678A (ja) * | 1983-04-13 | 1984-10-27 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JPS62130543A (ja) * | 1985-12-02 | 1987-06-12 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188330A (ja) * | 2008-02-08 | 2009-08-20 | Fujitsu Microelectronics Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2770341B2 (ja) | 1998-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |