JPH0284833A - ディジタル信号同期監視回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、複数のビットを情報単位として同期多重され
たディジタル信号の同期監視に関し、特に、フレーム同
期の監視回路に関する。

従来の技術 従来、この種のディジタル信号同期監視回路は。

第２図に示すような構成となっていた。

第２図において、ｎ個のビットが情報単位であるディジ
タル信号７を直列／゛並列変換回路（Ｓ／Ｐ）１２にて
ｌ：ｎに直列、／′並列変ｍ（Ｓ／Ｐ変換）し、１ビッ
ト単位に寝間する。そして、その中のフレーム同期パタ
ーンをフレーム同期監視回路１３に入力してフレームの
照合を行い、同期の監視をする。

この場合第４図のように直列、／′並列変換においては
常にフレーム同期パターンが並列に並ぶとは限らないた
めに、正規の並びとなるように直列／並列変換回路１２
への制御が必要である。

発明が解決しようとする課運 上述した従来のディジタル信号同期監視回路は、直列／
並列変換においてフレーム同期パターンが並列に並ぶと
は限らないために、直列／′並列変換回路を常に制御す
る必要があり、フレーム同期パターンの並びが正規なも
のとなるまでに長い時間がかかるという欠点がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした新規なディジタル信号同期
監視回路を提供することにある。

課題を解決するための手段 上記目的を達成する為に１本発明に係るディジタル信号
同期監視回路は、ｎ個のビットを情報単位として同期多
重されかつｎビットの同期パターンを集中配置されたデ
ィジタル信号の同期監視部において、ｎ段のシフトレジ
スタと、該シフトレジスタの全並列出力を決められたｎ
ビットの同期パターンと照合を行うフレーム同期監視回
路とを備えて構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明の一実施例を示すブロック構成図である
。

第１図を参照するに、１はｎビットを情報単位とするデ
ィジタル信号、２はクロック、３は信号１と同等の信号
、４は０段シフトレジスタ、５はフレーム同期監視回路
、６はフレームパルスをそれぞれ示し、Ｓ１〜Ｓｎは１
ビツトずつシフトされたｎビットを情報単位とするディ
ジタル信号１と同等の信号である。

第１図において、ｎ個のビット情報単位であるディジタ
ル信号１を、ｎ段のシフトレジスタ４に入力し、１ビツ
トずつシフトした信号８１〜Ｓｎをフレーム同期監視回
路５に入れ、フレーム構成情報ビットｎ個の照合を行う
。この場合、信号８１〜Ｓｎの関係は、第３図のように
なり、フレーム同期パターンが並列に現れ検出を行う。

発明の詳細 な説明したように、本発明によれば、シフトレジスタに
てシフトした信号をフレーム監視回路に入力することに
より、高速で、フレーム同期の監視を行うことが出来る
効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るディジタル信号同期監視回路の一
実施例を示すブロック構成図、第２図は従来におけるデ
ィジタル信号同期監視回路のブロック構成図、第３図は
第１図に示した回路の動作のタイミングチャート（ｎ＝
４の時）、第４図は第２図に示した回路の動作タイミン
グチャート（ｎ；４）である。 １．７・・・ｎビットを情報単位とするディジタル信号
、２，８・・・クロック、３・・・信号ｌと同等の信号
、４・・・０段シフトレジスタ、５・・・フレーム同期
監視回路、６．１１・・・フレームパルス、８１〜Ｓｎ
・・・１ビツトずつシフトした信号ｌと同等の信号、９
・・・２．８の！へ周波数のクロック、ｌＯ・・・回路
１２の制御信号、１２・・・直列／′並列変換回路、１
３・・・フレーム同期監視回路、１４・・・分周期（１
八）、Ｐ１〜Ｐｎ・・・信号７の並列展開された信号 第１図 特許出願人　　　日本電気株式会社 代　　理　　人

Claims (1)

【特許請求の範囲】
1. ｎ個のビットを情報単位として同期多重されかつｎビッ
   トの同期パターンを集中配置されたディジタル信号の同
   期監視部において、ｎ段のシフトレジスタと、該シフト
   レジスタの全並列出力を決められたｎビットの同期パタ
   ーンと照合を行うフレーム同期監視回路とを有すること
   を特徴としたディジタル信号同期監視回路。