JPH0290318A - バレルシフタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路においてＣＭＯＳ回路化したバ
レルシフタ回路に関する。

〔従来の技術〕

従来、この種のバレルシフタ回路は、ＴＴＬ標準ロジッ
クＩＣ１もしくはＴＴＬゲートアレイを用いて構成され
ていた。第３図は従来のバレルシフタ回路の動作概念図
である。このバレルシフタ回路とはＮ本のデータバス上
のデータを任意のシフト量だけずらす回路である。

〔発明が解決しようとする課題〕

上述した従来のバレルシフタ回路は、電子計算機の性能
向上のために増大したデータバスのビット数に対応する
ためには、ＴＴＬ標準ロジックＩＣを大量に使用するか
、高集積度の高価なゲートアレイを使用しなければなら
ず、実装面積や消費電力の増大などを伴い、システムコ
ストが高価になるという欠点があった。そこで、高密度
集積において実績のある半導体集積回路の中でも特に消
費電力の小さいＣＭＯ３型の半導体集積回路によるバレ
ルシフタ回路が望まれていた。

本発明の目的は、このような問題を解決し、実装面積を
少くし、消費電力を少くすると共に安価に構成できるバ
レルシフタ回路を提供することにある。

〔課題を解決するための手段〕

本発明の構成は、ＣＭＯ３構造の半導体集積回路上に複
数のトランスファゲートによって構成するバレルシフタ
回路において、前記トランスファゲートを構成するＰチ
ャネルトランジスタ群と、Ｎチャネルトランジスタ群と
をれぞれマトリクス状に配置すると共に、これら２つの
トランジスタ群を分離してそれぞれ配設したことを特徴
とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。図において
、１１はＮチャネルトランジスタ（ゲートに丸印が無い
）、１２はＰチャネルトランジスタ（ゲートに丸印が有
る）で、１〜４　（ＩＮ）はデータ入力線、５〜８　（
ＯＵＴ）はデータ出力線、２０〜２３（シフト）はシフ
ト量選択入力線である。本実施例の回路は、点線で囲ま
れたトランジスタアレイ１３はすべてＮチャネル型、他
の点線で囲まれたトランジスタアレイコ４はすべてＰチ
ャネル型となっている。これらＰチャネル型とＮチャネ
ル型のトランジスタ１１．１２を分離するための境界領
域を最小とすることができるため、ＣＭＯ３型半導体集
積回路において高集積度が可能である。

なお、本実施例は、入力および出力データ線がそれぞれ
４本の場合を示したが、この本数は２本以上ならは任意
の数を取り得る。

第２図は本発明の第２の実施例の回路図である。本実施
例は、第１の実施例の出力信号を増幅するインバータ回
路１６が組み込まれた例である。本実施例では、インバ
ータ回路］６がデータ出力線５〜８を駆動するため、フ
ァンアウト（ＦＡＮ　　０ＵＴ）設計が容易なる上、イ
ンバータ回路１６を構成するトランジスタ群も、トラン
シフアゲートと同様に分離配置することができ、バレル
シフタ回路と出力増幅回路を個別に設計するよりもその
境界領域が少なくなり、より高集積度が得られるという
利点がある。

〔発明の効果〕

以上説明したように本発明は、回路をＣＭＯＳ化するこ
とにより、高集積化にょる１チツプ化が可能となると共
に、低消費電力化が図られるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるバレルシフタ回路図、
第２図は本発明の第２の実施例のインバータ出力回路付
バレルシフタの回路図、第３図は従来のバレルシフタ回
路の動作概念図である。 １〜４・・・入力信号線（ＩＮ）、５〜８・・・出力信
号ｍ　（ＯＵＴ）　、１１・・・Ｎチャネルトランジス
タ、１２・・・Ｐチャネルトランジスタ、１３・・・Ｎ
チャネルトランジスタ、１４・・・Ｐチャネルランジス
タ、１５・・・制御信号用インバータ回路、１６・・・
出力信号増幅用インバータ回路、２０〜２３・・・シフ
ト量選択入力線。

Claims (1)

【特許請求の範囲】
1. ＣＭＯＳ構造の半導体集積回路上に複数のトランスファ
   ゲートによって構成するバレルシフタ回路において、前
   記トランスファゲートを構成するＰチャネルトランジス
   タ群と、Ｎチャネルトランジスタ群とをれぞれマトリク
   ス状に配置すると共に、これら２つのトランジスタ群を
   分離してそれぞれ配設したことを特徴とするバレルシフ
   タ回路。