JPH0298145A - 二層構造ゲート電極の形成方法 - Google Patents
二層構造ゲート電極の形成方法Info
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- JPH0298145A JPH0298145A JP25107788A JP25107788A JPH0298145A JP H0298145 A JPH0298145 A JP H0298145A JP 25107788 A JP25107788 A JP 25107788A JP 25107788 A JP25107788 A JP 25107788A JP H0298145 A JPH0298145 A JP H0298145A
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- gate electrode
- gate
- electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に係り、特に二層構造を持った
ゲート電極の形成方法に関するものである。
ゲート電極の形成方法に関するものである。
電界効果トランジスタ （以下ＦＥＴと呼ぶ。）の高性
能化のためには、素子の微細化が必須であり、その形成
工程には精度向上のために、いわゆるセルファライン工
程が用いられ、デーｌ−電極には、高融点金属（ＷＳｉ
等）が使用されつつある。
能化のためには、素子の微細化が必須であり、その形成
工程には精度向上のために、いわゆるセルファライン工
程が用いられ、デーｌ−電極には、高融点金属（ＷＳｉ
等）が使用されつつある。
しかし、一般に高融点金属は抵抗が高＜、ＦＥＴの高周
波特性を向上させろためには、高融点金属ゲート頭頂部
に低抵抗金属（Ａｕ、ＡＩ！等）をさらに被着し、ゲー
ト全体としての抵抗を下げてやる必要がある。
波特性を向上させろためには、高融点金属ゲート頭頂部
に低抵抗金属（Ａｕ、ＡＩ！等）をさらに被着し、ゲー
ト全体としての抵抗を下げてやる必要がある。
次に第２図（，１〜（Ｃ）により従来行われているゲー
トの頭出しと、第二層ゲート電極の形成工程について説
明する。まず、第２図（ａ）のように、半導体基板１上
に形成された高融点金属ゲート（以下、単にゲートとい
う）２をマスクとしたイオン注入と、それに続くアニー
ル工程の後、絶縁膜３を通常のプラズマＣＶＤで形成し
、その上から厚いし・シスト４の塗布により平坦化を行
い、次いで、レジスト４と絶Ｉｔ ｇ！Ｆ！ ３を等速
エッチバックして第２図（ｂ）のように、ゲート２の頭
出しを行う。その後、第２図（Ｃ）のように、前工程で
露出したゲート２の頭部上に第二層ゲート電極６を形成
する。
トの頭出しと、第二層ゲート電極の形成工程について説
明する。まず、第２図（ａ）のように、半導体基板１上
に形成された高融点金属ゲート（以下、単にゲートとい
う）２をマスクとしたイオン注入と、それに続くアニー
ル工程の後、絶縁膜３を通常のプラズマＣＶＤで形成し
、その上から厚いし・シスト４の塗布により平坦化を行
い、次いで、レジスト４と絶Ｉｔ ｇ！Ｆ！ ３を等速
エッチバックして第２図（ｂ）のように、ゲート２の頭
出しを行う。その後、第２図（Ｃ）のように、前工程で
露出したゲート２の頭部上に第二層ゲート電極６を形成
する。
従来のゲート２の頭出し工程では、エッチパック時の条
件として、■レジスト４と絶縁膜３が等速でエツチング
でき、■高融点金属（ＷＳｉ等）とは選択比が高い、と
いう２つの条件を同時に満たす乙とが必要である。しか
も、絶縁膜３の膜厚等のウェハ面内のバラツキのために
、ウニ１ｘ面内でゲー１−２の頭出しを均一に、かつ安
定に行うことは困難であった。
件として、■レジスト４と絶縁膜３が等速でエツチング
でき、■高融点金属（ＷＳｉ等）とは選択比が高い、と
いう２つの条件を同時に満たす乙とが必要である。しか
も、絶縁膜３の膜厚等のウェハ面内のバラツキのために
、ウニ１ｘ面内でゲー１−２の頭出しを均一に、かつ安
定に行うことは困難であった。
この発明は、上記のような問題点を解消するためになさ
れたもので、エツチバ・ツク時のＲＩＥ（リアクティブ
イオンエツチング）条件の設定を簡単化できるとともに
、ゲートの頭出しをウエノ１面内で、均一に行える二層
構造デーｌ−電極の形成方法を得ろことを目的とする。
れたもので、エツチバ・ツク時のＲＩＥ（リアクティブ
イオンエツチング）条件の設定を簡単化できるとともに
、ゲートの頭出しをウエノ１面内で、均一に行える二層
構造デーｌ−電極の形成方法を得ろことを目的とする。
この発明に係る二層構造ゲート電極の形成方法は、半導
体基板上に形成されたゲート電極バタン上に電子サイク
ロトロン共鳴ＣＶＤ法を用いてＳｉＮ膜を前記ゲート電
極パターンの側壁部に付着しないように形成する第１の
工程と、前記側壁部に被覆性よくＳｉＯ膜を続けて形成
する第２の工程と、バイアス電子サイクロトロン共鳴Ｃ
ＶＤ法により平坦化したＳｉＯ膜を続けて形成する第３
の工程と、リアクテイブイオノエ・ソチングにより平坦
化したＳｉＯ膜をエッチバックし、ゲート電極パターン
の頭頂部を露出させろ第４の工程と、露出しているゲー
トＴｉ極パターンの頭頂部に別種の金属を被着させる第
５の工程とからなるものである。
体基板上に形成されたゲート電極バタン上に電子サイク
ロトロン共鳴ＣＶＤ法を用いてＳｉＮ膜を前記ゲート電
極パターンの側壁部に付着しないように形成する第１の
工程と、前記側壁部に被覆性よくＳｉＯ膜を続けて形成
する第２の工程と、バイアス電子サイクロトロン共鳴Ｃ
ＶＤ法により平坦化したＳｉＯ膜を続けて形成する第３
の工程と、リアクテイブイオノエ・ソチングにより平坦
化したＳｉＯ膜をエッチバックし、ゲート電極パターン
の頭頂部を露出させろ第４の工程と、露出しているゲー
トＴｉ極パターンの頭頂部に別種の金属を被着させる第
５の工程とからなるものである。
この発明においては、第１の工程で堆積したＳｉＮ膜は
ゲートの頭頂部にのみあり、Ｉｔ Ｉ Ｅによるエツチ
ングレートはＳｉＯ膜の１０倍程度速くすることが可能
である。したがって、エッチバックの際、はぼこの膜厚
に相当する分マージンとしてとることができ、膜厚のウ
ェハ面内不均一によるこの工程の不安定性を大幅に緩和
できる。また、第２の工程で形成するＳｉＯ膜は、第３
の工程で平坦化されたＳｉＯ膜を形成する際に、ゲト頭
頂部の５ｉＮｌ１％を保護する働きをする。さらに、第
３の工程では、従来レジストで行っていた平坦化をＳｉ
Ｏ膜で行っているため、エッチパック時には基本的にＳ
ｉＯ膜と高融点金属との選択比のみを考えればよく、条
件の設定が従来例に比べて容易になる。
ゲートの頭頂部にのみあり、Ｉｔ Ｉ Ｅによるエツチ
ングレートはＳｉＯ膜の１０倍程度速くすることが可能
である。したがって、エッチバックの際、はぼこの膜厚
に相当する分マージンとしてとることができ、膜厚のウ
ェハ面内不均一によるこの工程の不安定性を大幅に緩和
できる。また、第２の工程で形成するＳｉＯ膜は、第３
の工程で平坦化されたＳｉＯ膜を形成する際に、ゲト頭
頂部の５ｉＮｌ１％を保護する働きをする。さらに、第
３の工程では、従来レジストで行っていた平坦化をＳｉ
Ｏ膜で行っているため、エッチパック時には基本的にＳ
ｉＯ膜と高融点金属との選択比のみを考えればよく、条
件の設定が従来例に比べて容易になる。
以下、この発明の一実施例を第１図に従って説明する。
第１図（ａ）〜（ｅ）はこの発明の一実施例を示す製造
フローの断面図である。
フローの断面図である。
まず、第１図（ａ）のように、半導体基板１上に高融点
金属でゲート（ここでは第−層ゲートｍ極という）２を
形成後、電子サイクロトロン共鳴ＣＶＤ法（以下、ＥＣ
Ｒ−ＣＶＤ法という）でＳｉＮ膜３を形成する。ＥＣＲ
−ＣＶＤ膜の成長の異方性により、第−層デーｌ−電極
２の側壁部のＳｉＮ膜３の成長はほとんどない。ＳｉＮ
膜３の膜厚が厚い場合、ある程度側壁にもＳｉＮ膜３が
まわり込むようになるが、この側壁部の５ｉＮｌ’Ｊ３
は、膜質が他の部分より劣るためバッフアートフッ酸等
によるライトエツチングで取り除くことができろ。
金属でゲート（ここでは第−層ゲートｍ極という）２を
形成後、電子サイクロトロン共鳴ＣＶＤ法（以下、ＥＣ
Ｒ−ＣＶＤ法という）でＳｉＮ膜３を形成する。ＥＣＲ
−ＣＶＤ膜の成長の異方性により、第−層デーｌ−電極
２の側壁部のＳｉＮ膜３の成長はほとんどない。ＳｉＮ
膜３の膜厚が厚い場合、ある程度側壁にもＳｉＮ膜３が
まわり込むようになるが、この側壁部の５ｉＮｌ’Ｊ３
は、膜質が他の部分より劣るためバッフアートフッ酸等
によるライトエツチングで取り除くことができろ。
次に、第１図（ｂ）のように、通常のプラズマＣＶＤ法
等の段差被覆性の優れた成膜法（通常のプラズマＣＶＤ
法、あるいはＥＣＲ−ＣＶＤ法では、ＴＥ０１等を原料
として用いろ）でＳｉＯ膜４を堆積する。
等の段差被覆性の優れた成膜法（通常のプラズマＣＶＤ
法、あるいはＥＣＲ−ＣＶＤ法では、ＴＥ０１等を原料
として用いろ）でＳｉＯ膜４を堆積する。
さらに、第１図（Ｃ）のように、バイアスＥＣＲ−ＣＶ
Ｄ法で平坦化されたＳｉＯ膜５を堆積する。このバイア
スＥＣＲ−ＣＶＤ法は、半導体基板１にＲＦバイアスを
かけ、スパッタエツチングを行いながら、ＳｉＯ膜５を
堆積する方法であるため、前工程で堆積したＳｉＯ膜４
がないと、ゲ−Ｉ・頭頂部のＳｉＮ膜３まで削られてし
まう恐れがある。
Ｄ法で平坦化されたＳｉＯ膜５を堆積する。このバイア
スＥＣＲ−ＣＶＤ法は、半導体基板１にＲＦバイアスを
かけ、スパッタエツチングを行いながら、ＳｉＯ膜５を
堆積する方法であるため、前工程で堆積したＳｉＯ膜４
がないと、ゲ−Ｉ・頭頂部のＳｉＮ膜３まで削られてし
まう恐れがある。
この［１から、、５ｉ０１１％５をエッチバックすると
ＳｉＯ膜５は平坦にエツチングされてゆくが、ＳｉＮ膜
３が露出すると、ＳｉＮ膜３のエツチングレートが速い
ため、先にエツチングが進み、断面構造は第１図（ｄ）
のようになる。これに蒸着。
ＳｉＯ膜５は平坦にエツチングされてゆくが、ＳｉＮ膜
３が露出すると、ＳｉＮ膜３のエツチングレートが速い
ため、先にエツチングが進み、断面構造は第１図（ｄ）
のようになる。これに蒸着。
写真製版、エツチング等の従来工程を使って第二層デー
１−電極６を形成ずろと、第１図（ｅ）のような構造を
得ろつ 〔発明の効果〕 以上説明したようにこの発明は、微細なゲートパターン
に対してもゲート頭頂部にエラチンブレ）・の速いＳｉ
Ｎ膜を堆積しておくことにより、エッチバック時のマー
ジンが大きくなり、工程を安定化できろ。しかもエッチ
バック時には、５ＩＯｐＩＡと高融点金属との選択比の
みを考えればよく、条件の設定が容易となる。その上、
この方法によれば、自己整合的に二層構造ゲート電極が
形成できる等の利点が得られる。
１−電極６を形成ずろと、第１図（ｅ）のような構造を
得ろつ 〔発明の効果〕 以上説明したようにこの発明は、微細なゲートパターン
に対してもゲート頭頂部にエラチンブレ）・の速いＳｉ
Ｎ膜を堆積しておくことにより、エッチバック時のマー
ジンが大きくなり、工程を安定化できろ。しかもエッチ
バック時には、５ＩＯｐＩＡと高融点金属との選択比の
みを考えればよく、条件の設定が容易となる。その上、
この方法によれば、自己整合的に二層構造ゲート電極が
形成できる等の利点が得られる。
第１図はこの発明の一実施例による二層構造ゲー＋−＊
極の製造工程を示す断面図、第２図は従来法による二層
構造ゲート電極の製造工程を示す断面図である。 図において、１は半導体基板、２は第１層ゲート電極、
３はＳｉＮ膜、４，５ばＳｉＯ膜、６は第二層デーｌ−
電極である。 代理人 大 岩 増 雄 （外２名）第１図 第２図
極の製造工程を示す断面図、第２図は従来法による二層
構造ゲート電極の製造工程を示す断面図である。 図において、１は半導体基板、２は第１層ゲート電極、
３はＳｉＮ膜、４，５ばＳｉＯ膜、６は第二層デーｌ−
電極である。 代理人 大 岩 増 雄 （外２名）第１図 第２図
Claims (1)
- 半導体基板上に形成されたゲート電極パターン上に電子
サイクロトロン共鳴ＣＶＤ法を用いてＳｉＮ膜を前記ゲ
ート電極パターンの側壁部に付着しないように形成する
第１の工程と、前記側壁部に被覆性よくＳｉＯ膜を続け
て形成する第２の工程と、バイアス電子サイクロトロン
共鳴ＣＶＤ法により平坦化したＳｉＯ膜を続けて形成す
る第３の工程と、リアクティブイオンエッチングにより
前記平坦化したＳｉＯ膜をエッチバックし、前記ゲート
電極パターンの頭頂部を露出させる第４の工程と、前記
露出しているゲート電極パターンの頭頂部に別種の金属
を被着させる第５の工程とからなることを特徴とする二
層構造ゲート電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25107788A JPH0298145A (ja) | 1988-10-04 | 1988-10-04 | 二層構造ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25107788A JPH0298145A (ja) | 1988-10-04 | 1988-10-04 | 二層構造ゲート電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298145A true JPH0298145A (ja) | 1990-04-10 |
Family
ID=17217291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25107788A Pending JPH0298145A (ja) | 1988-10-04 | 1988-10-04 | 二層構造ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298145A (ja) |
-
1988
- 1988-10-04 JP JP25107788A patent/JPH0298145A/ja active Pending
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