JPH0312936A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH0312936A JPH0312936A JP14885989A JP14885989A JPH0312936A JP H0312936 A JPH0312936 A JP H0312936A JP 14885989 A JP14885989 A JP 14885989A JP 14885989 A JP14885989 A JP 14885989A JP H0312936 A JPH0312936 A JP H0312936A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- projecting section
- type semiconductor
- gate
- type impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は電界効果１〜ランジスタの製造方法に係り、特
にＰＮ接合を有する電界効果トランジスタ（以下ＩＮＮ
接合ＦＥＴと略称）のゲート領域の形成方法を改良し、
電気的特性の向」二を図った電界効果トランジスタの製
造方法に関する。
にＰＮ接合を有する電界効果トランジスタ（以下ＩＮＮ
接合ＦＥＴと略称）のゲート領域の形成方法を改良し、
電気的特性の向」二を図った電界効果トランジスタの製
造方法に関する。
（従来の技術）
砒化ガリウム（ＧａＡｓ）を用いた電界効果トランジス
タ（ＦＥＥＴ）のゲート電極は、ＰＮ接合、またはショ
ットキ接合を利用して形成されている。夫々の構造は、
ＰＮ接合がＰ型半導体とＮ型半導体、また、ショットキ
接合が金属とＮ型半導体の組み合わせである。これらの
構造には夫々一長一短があるが、ＰＮ接合の方がショッ
トキ接合に比べ障壁（φＢ）が高いため、大きな振幅に
耐え得る。従って、ＰＮ接合ＦＥＴは電力用ＦＥＴ等の
用途に適している。
タ（ＦＥＥＴ）のゲート電極は、ＰＮ接合、またはショ
ットキ接合を利用して形成されている。夫々の構造は、
ＰＮ接合がＰ型半導体とＮ型半導体、また、ショットキ
接合が金属とＮ型半導体の組み合わせである。これらの
構造には夫々一長一短があるが、ＰＮ接合の方がショッ
トキ接合に比べ障壁（φＢ）が高いため、大きな振幅に
耐え得る。従って、ＰＮ接合ＦＥＴは電力用ＦＥＴ等の
用途に適している。
以下、ゲート電極にＰＮ接合を用いたＰＮ接合ＦＥＴの
従来例につき図面を参照して説明する。
従来例につき図面を参照して説明する。
第２図（ａ）に示すように、ＧａＡｓ半＃ｌ縁性基板１
００上にイオン注入法、あるいはエピタキシャル成長法
を用いて形成した動作層（ＮｆｆＪ） １０１にイオン
注入法によって高濃度のＰ型半導体層（Ｐ＋層）１０２
を厚さ２０００人に形成する。
００上にイオン注入法、あるいはエピタキシャル成長法
を用いて形成した動作層（ＮｆｆＪ） １０１にイオン
注入法によって高濃度のＰ型半導体層（Ｐ＋層）１０２
を厚さ２０００人に形成する。
次に、前記Ｐ層１０２上に写真蝕刻法によりソース、ド
レインの各電極部に開口を有するホトレジストのパター
ンを形成し、前記Ｐ＋層１０２ をりん酸（Ｈ３Ｐ０４
）系のエツチング液でエツチングを施して前記Ｎ層１０
１を露出させたのち、金ゲルマニウム（ＡｕＧｅ）から
なるソース電極］、０３Ｓ、およびトレイン電極１０３
Ｄをリフトオフ法で形成する（第２図（ｂ））。
レインの各電極部に開口を有するホトレジストのパター
ンを形成し、前記Ｐ＋層１０２ をりん酸（Ｈ３Ｐ０４
）系のエツチング液でエツチングを施して前記Ｎ層１０
１を露出させたのち、金ゲルマニウム（ＡｕＧｅ）から
なるソース電極］、０３Ｓ、およびトレイン電極１０３
Ｄをリフトオフ法で形成する（第２図（ｂ））。
次に、写真蝕刻法によりゲー１へ電極形成域に開口を有
するホトレジストパターン ト金属として金亜鉛（ＡｕＺｎ）と金（Ａｕ）を夫々厚
さ１０００人と３０００人蒸着し、リフ１へオフを行な
ったのち、アルゴン（Ａｒ）ガスの雰囲気中、温度４５
０℃で熱処理を施してゲート電極１０３Ｇを形成する（
第２図（Ｃ））。
するホトレジストパターン ト金属として金亜鉛（ＡｕＺｎ）と金（Ａｕ）を夫々厚
さ１０００人と３０００人蒸着し、リフ１へオフを行な
ったのち、アルゴン（Ａｒ）ガスの雰囲気中、温度４５
０℃で熱処理を施してゲート電極１０３Ｇを形成する（
第２図（Ｃ））。
次に、前記ゲート電極１０３Ｇをマスクにして前記Ｐ＋
層１０２を例えばＨ３ＰＯ４： Ｈ□０□：１１□Ｏ＝
３：１．：５０のエツチング液で前記ＮＪｉｉＪ］．０
１が露出するまでエツチングを施し、ゲート領域を形成
すると同時にゲート長を決定してＰＮ接合ＦＥＴが作成
される（第２図（ｄ））。
層１０２を例えばＨ３ＰＯ４： Ｈ□０□：１１□Ｏ＝
３：１．：５０のエツチング液で前記ＮＪｉｉＪ］．０
１が露出するまでエツチングを施し、ゲート領域を形成
すると同時にゲート長を決定してＰＮ接合ＦＥＴが作成
される（第２図（ｄ））。
（発明が解決しようとする課題）
叙」二の如くして得られたＰＮ接合ＦＥＴは、障壁（φ
Ｂ）が高いために電力用ＦＥＴにおける電気的特性の向
」二を図ることはてきるが、以下に述べるように製造」
二の重大な問題がある。すなわち、ＰＮ接合ＦＥＴは、
ゲート電極１０３ＧをマスクにＰ＋層１０２をＮＮ１０
１ の表面に到達するまでエツチングすることによりゲ
ート領域を形成し、ゲート長が決定されるが、ウェット
エツチングではＰ＋層１０２のエツチング量の制御が難
しいことと、ビ層１０２とＮＮＩＯＩとでエツチング速
度がほとんど変わらないことから、Ｎｌ］．０１の厚さ
、およびゲート長にばらつきを生し易くなる。その結果
、ソース・トレイン間電流（Ｉｄｓ）、およびソース・
ゲート間容量（Ｃｇｓ）にばらつきを生し、素子特性の
再現性が悪く、素子の製造歩留りが著るしく低下する問
題点かある。
Ｂ）が高いために電力用ＦＥＴにおける電気的特性の向
」二を図ることはてきるが、以下に述べるように製造」
二の重大な問題がある。すなわち、ＰＮ接合ＦＥＴは、
ゲート電極１０３ＧをマスクにＰ＋層１０２をＮＮ１０
１ の表面に到達するまでエツチングすることによりゲ
ート領域を形成し、ゲート長が決定されるが、ウェット
エツチングではＰ＋層１０２のエツチング量の制御が難
しいことと、ビ層１０２とＮＮＩＯＩとでエツチング速
度がほとんど変わらないことから、Ｎｌ］．０１の厚さ
、およびゲート長にばらつきを生し易くなる。その結果
、ソース・トレイン間電流（Ｉｄｓ）、およびソース・
ゲート間容量（Ｃｇｓ）にばらつきを生し、素子特性の
再現性が悪く、素子の製造歩留りが著るしく低下する問
題点かある。
次に、Ｐ＋層１０２のエツチングを精密制御可能な反応
性イオンエツチング（ＲＩＥ）で行なうと高周波ダメー
ジ等によりＧａＡｓの結晶性が低下し、素子の電気的特
性が劣化する問題点がある。
性イオンエツチング（ＲＩＥ）で行なうと高周波ダメー
ジ等によりＧａＡｓの結晶性が低下し、素子の電気的特
性が劣化する問題点がある。
この発明は前記従来の問題点を改良し、ＰＮ接合を有す
るＦＥＴでその歩留り向上を図り、高周波特性に優れた
ＰＮ接合ＦＥＴを再現性良く製造する方法を提供するこ
とを目的とする。
るＦＥＴでその歩留り向上を図り、高周波特性に優れた
ＰＮ接合ＦＥＴを再現性良く製造する方法を提供するこ
とを目的とする。
（課題を解決するための手段）
本発明にかかる電界効果１−ランジスタの製造方法は、
半導体基板上にｎ型半導体動作層を形成し、このｎ型半
導体動作層」二に高濃度のｐ型イオンを注入し、高濃度
のｐ型不純物層を形成する工程と、前記高濃度のｐ型不
純物層に選択的に異方性エツチングを施してその一部を
残すとともに前記ｎ型半導体動作層の一部表面を露出さ
せる工程と、前記露出されたｎ型半導体動作層上に絶縁
膜を形成する工程と、前記高濃度のｐ型不純物層を熱処
理により活性化し高濃度のｐ型半導体層を形成する工程
と、前記高濃度のｐ型半導体層上にゲ− １−電極を形
成する工程とを含むことを特徴とする。
半導体基板上にｎ型半導体動作層を形成し、このｎ型半
導体動作層」二に高濃度のｐ型イオンを注入し、高濃度
のｐ型不純物層を形成する工程と、前記高濃度のｐ型不
純物層に選択的に異方性エツチングを施してその一部を
残すとともに前記ｎ型半導体動作層の一部表面を露出さ
せる工程と、前記露出されたｎ型半導体動作層上に絶縁
膜を形成する工程と、前記高濃度のｐ型不純物層を熱処
理により活性化し高濃度のｐ型半導体層を形成する工程
と、前記高濃度のｐ型半導体層上にゲ− １−電極を形
成する工程とを含むことを特徴とする。
（作 用）
この発明は、Ｎ型の半導体層上にイオン注入により高濃
度のＰ型不純物層を形成し、エツチングの制御性および
異方性に優れたＲＩＥにより凸部を形成し、熱処理を施
して高濃度のＰ型不純物層を活性化すると同時に、ＲＩ
Ｅで生じたＧａＡｓ結晶のダメージを回復して凸部のゲ
ート領域を形成し、この凸部の両側に延在している絶Ｒ
膜にスペーサとして利用し、ゲート電極を凸部のゲート
領域に対してのみ電気的接触を形成するようにしたので
、ゲート長及び動作層の厚さのばらつきが低減でき、高
周波特性に優れたＰＮ接合ＦＥＴを高歩留りで、かつ再
現性良く製造できる。
度のＰ型不純物層を形成し、エツチングの制御性および
異方性に優れたＲＩＥにより凸部を形成し、熱処理を施
して高濃度のＰ型不純物層を活性化すると同時に、ＲＩ
Ｅで生じたＧａＡｓ結晶のダメージを回復して凸部のゲ
ート領域を形成し、この凸部の両側に延在している絶Ｒ
膜にスペーサとして利用し、ゲート電極を凸部のゲート
領域に対してのみ電気的接触を形成するようにしたので
、ゲート長及び動作層の厚さのばらつきが低減でき、高
周波特性に優れたＰＮ接合ＦＥＴを高歩留りで、かつ再
現性良く製造できる。
（実施例）
以下、この発明の一実施例につき第１図を参照して説明
する。
する。
まず、第１図（ａ）に示すように、ＧａＡｓ半絶縁性基
板１００上にイオン注入法を用いて形成した厚い動作層
（Ｎ層）１１上に、加速電圧２００ＫｅＶ、ドーズ量５
×１０１４ｃｍ−２で亜鉛（Ｚｎ）イオンを注入し、高
濃度のＰ型不純物１１．２を形成する。ついで、高濃度
のＰ型不純物層１２上にホトレジスｌ−１例えはＡＺ］
、３５０（商品名、シソプレイ社）を塗布形成した後、
写真蝕刻を施して幅１μｍのホトレジスト膜１０を形成
する（第１図（ａ））。
板１００上にイオン注入法を用いて形成した厚い動作層
（Ｎ層）１１上に、加速電圧２００ＫｅＶ、ドーズ量５
×１０１４ｃｍ−２で亜鉛（Ｚｎ）イオンを注入し、高
濃度のＰ型不純物１１．２を形成する。ついで、高濃度
のＰ型不純物層１２上にホトレジスｌ−１例えはＡＺ］
、３５０（商品名、シソプレイ社）を塗布形成した後、
写真蝕刻を施して幅１μｍのホトレジスト膜１０を形成
する（第１図（ａ））。
次に、前記ホトレジスト１摸１０をマスクとし高濃度の
Ｐ型不純物層１２にＲＩＥにより異方性エツチングを施
し、動作層（Ｎ層）１１の表面を一部露出させた後、前
記ホトレジスト膜］Ｏをプラズマ灰化法で除去して第１
図（ｂ）に示すような凸になる高濃度のＰ型不純物層］
２ａを形成する。この凸部の幅で後に形成されるゲート
電極のゲート長が決定される。例えば、 この実施例の
場合では１μｍである（第１図（ｂ））。
Ｐ型不純物層１２にＲＩＥにより異方性エツチングを施
し、動作層（Ｎ層）１１の表面を一部露出させた後、前
記ホトレジスト膜］Ｏをプラズマ灰化法で除去して第１
図（ｂ）に示すような凸になる高濃度のＰ型不純物層］
２ａを形成する。この凸部の幅で後に形成されるゲート
電極のゲート長が決定される。例えば、 この実施例の
場合では１μｍである（第１図（ｂ））。
次に、熱分解法により酸化シリコン（ＳｊＯ，）を堆積
させ、膜厚３０００人に絶縁膜１４を形成する。この絶
縁膜１４は後述するゲート電極形成の際のスペーサとな
る（第１図（Ｃ））。
させ、膜厚３０００人に絶縁膜１４を形成する。この絶
縁膜１４は後述するゲート電極形成の際のスペーサとな
る（第１図（Ｃ））。
次に、ポリメチルメタアクリレート（ＰＭＭＡ ：電子
線ポジレジス１〜）のようなホ１−レジス１−を厚く塗
布し、ＲＩＥによって前記高濃度のＰ型不純物層１２ａ
上部のこのポＩ−レジスＩ−とともに絶縁膜１４にエツ
チングを施す。ついで温度７５０℃で熱処理によって高
濃度のＰ型不純物層１２ａ＆活性化し、高濃度のＰ型半
導体層（Ｐ”Ｊ） １２ｂを形成する。この活性化の熱
処理によって上記ＲＴＨによるエツチングで生したＧａ
Ａｓ結晶のダメージを回復することができる（第１図（
ｄ））。
線ポジレジス１〜）のようなホ１−レジス１−を厚く塗
布し、ＲＩＥによって前記高濃度のＰ型不純物層１２ａ
上部のこのポＩ−レジスＩ−とともに絶縁膜１４にエツ
チングを施す。ついで温度７５０℃で熱処理によって高
濃度のＰ型不純物層１２ａ＆活性化し、高濃度のＰ型半
導体層（Ｐ”Ｊ） １２ｂを形成する。この活性化の熱
処理によって上記ＲＴＨによるエツチングで生したＧａ
Ａｓ結晶のダメージを回復することができる（第１図（
ｄ））。
次に写真蝕刻法により、ゲート電極部に開口を有するホ
トレジストパターンを形成し、ゲート金属としてＡｕＺ
ｎとＡｕを夫々１０００人と３０００人厚さに蒸着し、
リフトオフを行なった後、温度４５０℃のアルゴン（Ａ
ｒ）ガスの雰囲気中で熱処理を施し、グー１〜電極１．
３Ｇを形成する（第］−図（ｅ））。ここで、ゲート電
極１３Ｇは前記絶縁膜１４をスペーサとするため、ゲー
ト領域である高濃度のＰ型半導体Ｊ’ｉ１．２ｂに対し
てのみ電気的接続を形成することができる。さらに、グ
ー１〜電極１３〔；をグー１〜領域より大きく形成でき
るため、ゲート抵抗を低減することができる。最後に、
写真蝕刻法によりソース、トレインの各電極部に開口を
有するホ１ヘレジス１へパターンを形成し、絶縁膜１４
をふっ化アンモニウム（Ｎ＋＋４Ｆ）でエツチングした
後、厚さ２０００ ＡのＡｕＧｅからなるソース電極１
．３３と１くレイン電極１．３０をリフ１〜オフ法で形
成し、第１図（ｆ）に示すＩ）Ｎ接合ＦＩＥＴを完成す
る。
トレジストパターンを形成し、ゲート金属としてＡｕＺ
ｎとＡｕを夫々１０００人と３０００人厚さに蒸着し、
リフトオフを行なった後、温度４５０℃のアルゴン（Ａ
ｒ）ガスの雰囲気中で熱処理を施し、グー１〜電極１．
３Ｇを形成する（第］−図（ｅ））。ここで、ゲート電
極１３Ｇは前記絶縁膜１４をスペーサとするため、ゲー
ト領域である高濃度のＰ型半導体Ｊ’ｉ１．２ｂに対し
てのみ電気的接続を形成することができる。さらに、グ
ー１〜電極１３〔；をグー１〜領域より大きく形成でき
るため、ゲート抵抗を低減することができる。最後に、
写真蝕刻法によりソース、トレインの各電極部に開口を
有するホ１ヘレジス１へパターンを形成し、絶縁膜１４
をふっ化アンモニウム（Ｎ＋＋４Ｆ）でエツチングした
後、厚さ２０００ ＡのＡｕＧｅからなるソース電極１
．３３と１くレイン電極１．３０をリフ１〜オフ法で形
成し、第１図（ｆ）に示すＩ）Ｎ接合ＦＩＥＴを完成す
る。
成上の如くグー１〜領域は、ウエツ１〜エツチングに依
らずエツチングの制御性及び異方性に優れたＲＩＥによ
り形成できるため、グー１〜長及び動作層の厚さのバラ
ツキを小さくすることができる。また、ＲＩＥで生じた
ＧａＡｓ結晶のダメージは、高濃度のｐ型不純物層の活
性化の際の熱処理で回復することができる。
らずエツチングの制御性及び異方性に優れたＲＩＥによ
り形成できるため、グー１〜長及び動作層の厚さのバラ
ツキを小さくすることができる。また、ＲＩＥで生じた
ＧａＡｓ結晶のダメージは、高濃度のｐ型不純物層の活
性化の際の熱処理で回復することができる。
なお、上記実施例では、ケート長を決定するホトレジス
ト膜１０の幅を１μｍとしたが、何らこの値に限定され
ることはなく、所望のグー１〜長が得られるようにホト
レジスト膜１０の幅を変えて構わない。例えば、０．７
μｍのゲート長を得る場合には、ホトレジスト膜１０の
幅を０．７μｍ１とすれば良い１．また、Ｐ＋層の注入
イオン種及び注入条件は、ＺＴ１＋及び２００ｋｅＶ、
５ Ｘ １０１４ｃｍ−２で行なったが何らこれらの値
に限定されることはない。絶縁膜１４には厚さ３０００
人のＳｊ Ｏ２を用いたが、他の絶縁膜、例えば窒化シ
リコン（８１３Ｎ、）等を用いても良い。また、厚さも
この値に限定されることはない。さらに、このＭ縁膜は
、ソース、トレインの各電極形成後に、ソース、１−レ
イン、ゲー１への各電極を構成する金属がエツチングさ
れないエツチング液、例えばＮｉｌ、Ｆでエツチングを
行ない、除去するようにしてもよい。
ト膜１０の幅を１μｍとしたが、何らこの値に限定され
ることはなく、所望のグー１〜長が得られるようにホト
レジスト膜１０の幅を変えて構わない。例えば、０．７
μｍのゲート長を得る場合には、ホトレジスト膜１０の
幅を０．７μｍ１とすれば良い１．また、Ｐ＋層の注入
イオン種及び注入条件は、ＺＴ１＋及び２００ｋｅＶ、
５ Ｘ １０１４ｃｍ−２で行なったが何らこれらの値
に限定されることはない。絶縁膜１４には厚さ３０００
人のＳｊ Ｏ２を用いたが、他の絶縁膜、例えば窒化シ
リコン（８１３Ｎ、）等を用いても良い。また、厚さも
この値に限定されることはない。さらに、このＭ縁膜は
、ソース、トレインの各電極形成後に、ソース、１−レ
イン、ゲー１への各電極を構成する金属がエツチングさ
れないエツチング液、例えばＮｉｌ、Ｆでエツチングを
行ない、除去するようにしてもよい。
この発明によれば、Ｎ型の半導体層上にイオン注入によ
り高濃度のＰ型不純物層を形成し、エツチングの制御性
および異方性に優れたＲＩＥにより凸部を形成し、熱処
理を施して高濃度のＰ型不純物層を活性化すると同時に
、ＲＩＥで生じたＧａＡｓ結晶のダメージを回復して凸
部のゲート領域を形成し、この凸部の両側に延在してい
る絶縁膜をスペーサとして利用し、ゲート電極を凸部の
ゲート領域に対してのみ電気的接触を形成することによ
って、ゲート長及び動作層の厚さのばらつきを極めて低
減できるため、高周波特性に優れたＰＮ接合ＦＥＴを高
歩留りで、 かつ再現性良く製造できる顕著な利点があ
る。
り高濃度のＰ型不純物層を形成し、エツチングの制御性
および異方性に優れたＲＩＥにより凸部を形成し、熱処
理を施して高濃度のＰ型不純物層を活性化すると同時に
、ＲＩＥで生じたＧａＡｓ結晶のダメージを回復して凸
部のゲート領域を形成し、この凸部の両側に延在してい
る絶縁膜をスペーサとして利用し、ゲート電極を凸部の
ゲート領域に対してのみ電気的接触を形成することによ
って、ゲート長及び動作層の厚さのばらつきを極めて低
減できるため、高周波特性に優れたＰＮ接合ＦＥＴを高
歩留りで、 かつ再現性良く製造できる顕著な利点があ
る。
第１図（ａ）〜（ｆ）は本発明にがかるＰＮ接合の製造
工程を示すいずれも断面図、第２図（ａ）〜（ｄ）は従
来例のＰＮ接合の製造工程を示すいずれも断面図である
。 １１・・・動作層（Ｎ層） １２ａ・・・高濃度のＰ型不純物層 １２ｂ・・・高濃度のＰ型半導体７１ １３Ｇ・・
・グー１〜電極１３Ｓ・・・ソース電極
１３０・・・トレイン電極１４・・・絶縁膜
工程を示すいずれも断面図、第２図（ａ）〜（ｄ）は従
来例のＰＮ接合の製造工程を示すいずれも断面図である
。 １１・・・動作層（Ｎ層） １２ａ・・・高濃度のＰ型不純物層 １２ｂ・・・高濃度のＰ型半導体７１ １３Ｇ・・
・グー１〜電極１３Ｓ・・・ソース電極
１３０・・・トレイン電極１４・・・絶縁膜
Claims (1)
- 半導体基板上にｎ型半導体動作層を形成し、このｎ型半
導体動作層上に高濃度のｐ型イオンを注入し、高濃度の
ｐ型不純物層を形成する工程と、前記高濃度のｐ型不純
物層に選択的に異方性エッチングを施してその一部を残
すとともに前記ｎ型半導体動作層の一部表面を露出させ
る工程と、前記露出されたｎ型半導体動作層上に絶縁膜
を形成する工程と、前記高濃度のｐ型不純物層を熱処理
により活性化し高濃度のｐ型半導体層を形成する工程と
、前記高濃度のｐ型半導体層上にゲート電極を形成する
工程とを含む電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14885989A JPH0312936A (ja) | 1989-06-12 | 1989-06-12 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14885989A JPH0312936A (ja) | 1989-06-12 | 1989-06-12 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312936A true JPH0312936A (ja) | 1991-01-21 |
Family
ID=15462338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14885989A Pending JPH0312936A (ja) | 1989-06-12 | 1989-06-12 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0312936A (ja) |
-
1989
- 1989-06-12 JP JP14885989A patent/JPH0312936A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5924551B2 (ja) | シヨツトキ・バリアｆｅｔの製造方法 | |
| US4351099A (en) | Method of making FET utilizing shadow masking and diffusion from a doped oxide | |
| JPH10209178A (ja) | 電界効果型トランジスタ，およびその製造方法 | |
| JPH0624209B2 (ja) | 二重凹部電界効果トランジスタを形成する方法 | |
| JPH02252267A (ja) | 半導体装置の製造方法 | |
| JPH0312936A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0543291B2 (ja) | ||
| JPS6160591B2 (ja) | ||
| JP2998353B2 (ja) | 半導体装置の製造方法 | |
| JPH01133373A (ja) | 電界効果トランジスタの製造方法 | |
| JPH10173036A (ja) | 半導体装置および半導体の高抵抗化方法 | |
| JPS62274675A (ja) | 電界効果トランジスタの製造方法 | |
| JP2526492B2 (ja) | 半導体装置の製造方法 | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS5955072A (ja) | 半導体装置の製造方法 | |
| JPS62204578A (ja) | 電界効果トランジスタの製造方法 | |
| JPS58142581A (ja) | ショットキ−バリアゲート形電界効果トランジスタの製造方法 | |
| JPH02191344A (ja) | 電界効果トランジスタの製造方法 | |
| JP2697888B2 (ja) | 半導体装置の製造方法 | |
| JPS6342177A (ja) | 半導体素子の製造方法 | |
| JPS62136079A (ja) | 電界効果トランジスタの製造方法 | |
| JP2005277108A (ja) | 炭化珪素半導体装置の製造方法 | |
| JPS6240782A (ja) | 半導体装置の製造方法 | |
| JPH0797634B2 (ja) | 電界効果トランジスタとその製造方法 | |
| JPH04346442A (ja) | 電界効果型トランジスタの製造方法 |