JPH03136155A - メモリ共有制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は情報処理装置において、ＣＰＵを備え、メモ
リと入出力装置間で、直接データ転送を行う場合のメモ
リ共有制御方式に関する。

［従来の技術］ 第３図は従来のメモリエリアの使用方式を説明するＤＭ
Ａ制御装置内のメモリマツプ図であり、同図において、
２はＣＰＵに接続されたメモリとしてのＲＡＭ、３は入
出力装置（以下、■／○とする）、４．５はアドレス及
びデータ用のバス、７はＤＭＡ制御装置である。

上記ＤＭＡ制御装置７は、アクセス制御部８゜ラッチ９
．ワークメモリ１１．転送パラメータポインタ１２．転
送ブロックカウンタ１３を備えている。１４は転送パラ
メータメモリであり、外部の任意のメモリ空間に設定さ
れる。ワークメモリ１１はソースポインタ（以下、ＳＰ
Ｒとする）１５、予備ソースポインタ（以下、５ＰＲ８
とする）１６．ディスティネーションポインタ（以下、
ＤＰＲとする）１７．予備ディスティネーションポイン
タ（以下、ＤＰＲＳとする）１８．転送カウンタ（以下
、ＴＣＲとする）１９．予備転送カウンタ（以下、ＴＣ
Ｒ８とする）２０及びインクリメント・ディクリメント
カウンタ（以下、■／Ｄとする）２１を備えている。転
送パラメータメモリ１４にはデータブロック２３，２４
．２５等が設けられている。バス４，５とワークメモリ
１１、ラッチ９等との間にはバッファゲート２２が配設
されている。第４図は第３図のメモリマツプをブロック
図で示したものである。

次に入出力装置（以下、Ｉｌｏとする）３とＲＡＭ２と
の間でＤＭＡ転送を行う動作を説明する。まず、始めに
単転送について説明する。単転送は予め設定した転送バ
イト（ワード）数だけ転送するとＤＭＡ転送を終了する
ものである。転送元（ｌ１０３又はＲＡＭ２）の転送し
たいデータブロックの最初の番地を５ＰＲ１５及びＳ　
ＰＲ３１６に書き込む。更に転送先（ＲＡＭ２又はｌ１
０３）のメモリブロックの最初の番地をＤＳＰ１７及び
ＤＳＰＳ１８に書き込む。そして、ＴＣＲ１９及びＴＣ
Ｒ３２０に転送予定のバイト（ワード）数を書き込む。

次にアクセス制御部８がバス使用権をＤＭＡ制御装置（
以下、ＤＭＡＣとする）７に設定すると転送が開始する
。

まず、アドレスバス４には５ＰＲ１５にある読出用の番
地が出力される。この出力はＩ／Ｄ２１に入り、＋１又
は−１されて再度５ＰＲＩ５に増加又は減少された値で
更新記録される。次にＲＡＭ２又はｌ１０３から読み出
されたデータはデータラッチ９に一時格納される。

次のサイクルは、アドレスバス４にＤＰＲＩ　７にある
書き込み用番地が出力される。そしてデータラッチ９内
のデータがデータバス５上に出力され、転送先のｌ１０
３又はＲＡＭ２内に書き込まれる。以後上述の動作を繰
り返してＤＭＡ転送を続行する。ＴＣＲ１９の値はＩ／
Ｄ２１が＋１される毎に−１され、再度ＴＣＲ１９に減
算された値で更新記録される。１転送毎にＴＣＲ１９の
内容は減少するので、ＴＣＲ１９の値がＬＬ　ＯＩＴに
なるとアクセス制御部８はバス４．５使用権をＣＰＵに
返し、データ転送を終了する。

次に繰り返しくリピート）転送について説明する。繰り
返し転送は単転送を単に繰り返し行うものである。

転送元の最初の番地は５ＰＲ３１６，転送先の最初の番
地はＤＰＲ３１Ｂ及び転送バイト数はＴＣＲ８２０にも
予め記録されているので、上述の３ ４ ＳＰＲ１５，ＤＰＲＩ７．ＴＣＲ１９に替って、５ＰＲ
８１６，ＤＰＲ３１８，ＴＣＲ８２０を使って同様にデ
ータ転送を行う。

次に、アレイチェーン転送について説明する。

この転送は１つのチャネルを用いて複数のデータブロッ
クを時分割で転送するものである。この場合は転送パラ
メータメモリ１４も合わせて使用する。転送パラメータ
メモリ１４はＤ　Ｍ　Ａ　Ｃ７の外部のメモリ空間上に
配設する。第３図では３個のデータブロックの転送の場
合を示している。第１データブロツク２３には転送元の
開始番地×××。

転送先の開始番地△△Δ、転送バイト数ｍが、第２デー
タブロツク２４には転送元の開始番地ＸＩＸＩ、転送先
の開始番地Δ１Δ１．転送バイト数ｎが、同様に第３デ
ータブロツク２５にはＸ２Ｘ２．Δ２Δ２．Ｊ！が予め
順番に書き込まれる。データブロックは３個に限定され
ず、自由に設定できる。転送開始前に転送パラメータメ
モリの先頭番地（αα）をＤＭＡＣ７内の転送パラメー
タポインタ（以下、ＴＰＰとする）１２に書き込み、転
送したいデータブロック数１１３　Ｎを上記ＤＭＡＣ７
内の転送ブロックカウンタ（以下、ＴＢＣとする）１３
に書き込む。

次に、転送を開始するとアドレスバス４にはＴＰＰ１２
から転送パラメータメモリ１４の番地を出力しワークメ
モリ１１の５ＰＲ１５，５ＰＲ３１６に第１データブロ
ツク２３の×××を、ＤＳＲ１７，ＤＳＲ９１８にΔ△
Δを、ＴＣＲ１９゜ＴＣＲ３２０にはｍを書き移す。こ
の動作のあと、Ｔ　Ｐ　Ｐ　］−２は第２データブロツ
ク２４の転送パラメータの先頭アドレス（ββ）になっ
ており、ＴＢＣ１３は１つディクリメントされて残りブ
ロック数１１２　ＩＴとなっている。次は上述した単転
送と同様にして動作する。ＴＣＲ１９の内容が１′０１
′になると再度ＴＰＰ１２からアドレスを出力する。

ＴＢＣ１３の値１′３”は前述のように各データブロッ
ク２３，２４．２５の内容が書き移される毎に−１され
る。残り転送ブロック数が“ＯＩＴになると転送を終了
する。

次に、リンクアレイチェーン転送について説明一 − する。転送方式は、アレイチェーン転送とは異なり、デ
ータブロック２３〜２５の転送パラメータを順番に並べ
る必要はない。そのかわり、転送パラメータとして転送
元の開始番地（ＸＸＸ。

ＸＩＸＩ、Ｘ２Ｘ２）１転送先の開始番地（△△△、△
１△１．△２△２）、転送バイト数ｍ、ｎ、ｊＱの他に
、次の転送ブロックの転送パラメータが配置されている
番地αα、ββ、γγを必要とする。

まず、転送パラメータメモリ１４に上記転送パラメータ
を書き込んでおく。転送開始前に転送パラメータメモリ
の先頭番地（αα）をＴＰＰ１２に書き込んでおく。デ
ータブロック数はＴＢＣ１３に書く必要はない。

次に、転送を開始するとアドレスバス４にはＴＰＰ１２
から第１データブロツク２３の転送パラメータの番地を
出力し、５ＰＲ１５，５ＰＲ３１６に第１データブロツ
ク２３の×××を、ＤＰＲｌ７．ＤＰＲ３１８に△Δ△
を、ＴＣＲ１９。

ＴＣＲ５２０にはｍを書き移す。そして、ＴＰＰ１２に
は次のブロックの転送パラメータの番地を書き移す。こ
の動作が終わるとＴＰＰ１２は次の転送パラメータの先
頭番地を示している。次は単軌道と同様に書き移された
５ＰＲ１５，ＤＰＲｌ、７．ＴＣＲｌ９のデータをもと
に転送を行う。

ＴＣＲｌ　９の内容が０”になると再度ＴＰＰ１２から
アドレスバス４に第２データブロツク２４のパラメータ
の入った番地を出力し、５ＰＲ１５，５ＰＲ３１６，Ｄ
ＰＲｌ７．ＤＰＲ８１８゜ＴＣＲｌ９．ＴＣＲ８２０を
書き移すと共に次の転送パラメータの番地をＴＰＰ１２
へ書き移す。

ＴＰＰ１２へ書き移された番地が１０”の時、転送を終
了する。

しかして第４図に示すように転送量素のレジスタはＴＢ
Ｃ１３，ＴＣＲｌ９．ＴＣＲ３２０，ディクリメントカ
ウンタ２１からなり、転送番地素のレジスタは５ＰＲ１
５，５ＰＲ３１６，ＤＳＰ１７、ＤＳＰＳ１８．アレイ
アドレスポインタ（転送パラメータポインタ１２相当）
１２ａから構成されている。

［発明が解決しようとする課題］ しかしながら従来のメモリ使用の制御方式では、データ
転送に必要なパラメータ設定のために多くのメモリエリ
アやレジスタを使用し、アクセス制御部８はこれらメモ
リエリアやレジスタをいちいちアクセスするので処理に
時間がかかるという欠点があった。

この発明は上記事情に鑑みなされたもので、レジスタの
数を減少させて、メモリ領域の節約を図り、データ転送
処理をより高速化するメモリ共有制御方式を提供するこ
とを目的としている。

［課題を解決するための手段］ この発明においては、ＣＰＵと主メモリとＤＭＡ制御装
置とからなる情報処理装置におけるメモリ使用の制御方
式であって、データ転送の開始から終了までに必要なパ
ラメータを格納するレジスタ及び予備レジスタとが存在
する場合に、一のパラメータ用の予備レジスタを異なる
パラメータの格納レジスタとして共用するようにした。

［作用］ 予備レジスタは単純繰り返し転送のためにパラメータを
二重格納するようになっているが、転送ロジックやアレ
イチェーン転送ロジックの必要上設けたレジスタやパラ
メータ発生箇所が確保されるので、メモリマツプの全体
的構成の中で、レジスタの共用できる部分があり、可能
な限りレジスタを共用して、メモリ領域と転送時間の節
約を図ることができる。

［実施例］ 以下、この発明を図面を参照して説明する。

第１図は本発明のメモリ共有制御方式が実施されるＤＭ
Ａ制御装置内のメモリマツプ図であり、同図において、
２はＣＰＵのメインメモリのＲＡＭ、３は入出力装置、
４，５はアドレス及びデータ用のバス、３７はＤＭＡ制
御装置である。

ＤＭＡ制御装置（ＤＭＡＣ）３７は、アクセス制御部８
．ラッチ９．ワークメモリ１１を備えている。１４は転
送パラメータメモリであり、外部の任意のメモリ空間に
設定される。ワークメモリ１１内にはソースポインタ（
ＳＰＲ）１５．転送９− １０− パラメータポインタ（ＴＰＰ）３２．ディスティネーシ
ョンポインタ（ＤＰＲ）１７．予備ディスティネーショ
ンポインタ（ＤＰＲ８）１８．転送カウンタ（ＴＣＲ）
１９．転送ブロックポインタ（ＴＢＣ）３３及びインク
リメント・ディクリメントカウンタ（Ｉ／Ｄ）２１を備
えている。転送パラメータメモリ１４にはデータブロッ
ク２３゜２４．２５等が設けられ、又行先エリア２７．
予備行先エリア２８が設けられている。ワークメモリ１
１内のＴＰＰ３２には行先エリア２７が示す先の番地に
あるデータブロックの各パラメータを一時格納する。Ｔ
ＢＣ３２には転送予定のデータブロック数を格納する。

データ転送動作については従来と同様なので、説明は省
略し、メモリやレジスタの共用についてのみ説明する。

単軌道の場合、−回目のデータ転送が終わっても転送元
の開始の最初の番地は５ＰＲ１５に、転送先の開始の最
初の番地はＤＰＲ１７に始動時に格納され保持されてい
る。アレイチェーン転送やリンクアレイチェーン転送の
場合は、転送元の開始の最初の番地以下は全て、転送パ
ラメータメモリ１４の各データブロック２３〜２５から
書き移されるので予備ソースポインタ５ＰＲ８１６はな
くても開始番地は確保できる。又ＴＣＲ１９の転送予定
バイト（ワード）数の各データブロック２３〜２５から
得られるので、データ転送は正確に実行できる。

第２図は第１図の要約図を示し、転送量素のレジスタで
は、ＴＢＣ３３，ＴＣＲ１９の予備転送カウンタ（ＴＣ
Ｒ８）部分を共用させることができる。又転送方向素の
レジスタでは、ＴＰＰ３２に予備ソースポインタ（ＳＰ
Ｒ３）部分を共用させることができる。

かくして、少ないロジックで単転送、リピート転送、ア
レイチェーン転送、リンクアレイチェーン転送が実現で
きる。

なお、ＤＭＡ装置に限定されず、一般のメモリ使用にお
ける共有化にも応用できる。

［発明の効果］ １１− １２− 以上説明してきたようにこの発明によれば、ＣＰＵと主
メモリとＤＭＡ制御装置とからなる情報処理装置におけ
るメモリ使用の制御方式であって、データ転送の開始か
ら終了までに必要なパラメータを格納するレジスタ及び
予備レジスタとが存在する場合に、一のパラメータ用の
予備レジスタを異なるパラメータの格納レジスタとして
共用するようにしたので、レジスタを構成するハードウ
ェアのＬＳＩチップ面積の減少、小型化が可能となる。

又ＤＭＡ転送におけるデータ転送時間とメモリ領域の節
約が達成でき、情報処理の能力を向上させることができ
る。

【図面の簡単な説明】

第１図は本発明のメモリ共有制御方式のメモリマツプ、
第２図は第１図の要約図、第３図は従来のメモリマツプ
図、第４図は第３図の要約図である。 ２・・・ＲＡＭ、３・・・入出力装置、４，５・・・バ
ス、８・・・アクセス制御部、９・・・データラッチ、
１１・・・ワークメモリ、１４・・転送パラメータメモ
リ、１５・・・ソースポインタ（ＳＰＲ）　、１６・・
・予備ソースポインタ（ＳＰＲ８）、１７・・・ディス
ティネーションポインタ（ＤＰＲ）、１８・・・予備デ
ィスティネーションポインタ（ＤＰＲ８）、１９・・・
転送カウンタ（ＴＣＲ）、２０・・・予備転送カウンタ
（ＴＣＲ８）　、２１・・・インクリメント・ディクリ
メントカウンタ（Ｉ／Ｄ）　、２３〜２５・・データブ
ロック、１２．３２・・・転送パラメータポインタ（Ｔ
ＰＰ）、１３．３３・・・転送ブロックカウンタ（ＴＢ
Ｃ）、３７・・・ＤＭＡ制御装置（ＤＭＡＣ）。

Claims (1)

【特許請求の範囲】
1. 　ＣＰＵと主メモリとＤＭＡ制御装置とからなる情報処
   理装置におけるメモリ使用の制御方式であって、データ
   転送の開始から終了までに必要なパラメータを格納する
   レジスタ及び予備レジスタとが存在する場合に、一のパ
   ラメータ用の予備レジスタを異なるパラメータの格納レ
   ジスタとして共用するようにしたことを特徴とするメモ
   リ共有制御方式。