JPH03149868A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03149868A JPH03149868A JP28912089A JP28912089A JPH03149868A JP H03149868 A JPH03149868 A JP H03149868A JP 28912089 A JP28912089 A JP 28912089A JP 28912089 A JP28912089 A JP 28912089A JP H03149868 A JPH03149868 A JP H03149868A
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- JP
- Japan
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- cells
- current
- power supply
- cell
- supply wiring
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
Ｉ／Ｏセルの配置に規則をもたせて必要な電流値を確保
しつつ自動レイアウトを可能とし、かつ集積度を向上で
きる半導体集積回路装置を提供することを目的とし、 論理演算を行うロジックセルと、該ロジックセルに対す
るインターフェースを行うＩ／Ｏセルとを多数備え、前
記Ｉ／Ｏセルに使用する電源配線を、一定電流に対応す
る基準部分と、電流を付加する付加部分とに区分して規
則的に配置し、電流の大きいＩ／Ｏセルについては前記
付加部分を用いて電流の供給を行うように構成する。
しつつ自動レイアウトを可能とし、かつ集積度を向上で
きる半導体集積回路装置を提供することを目的とし、 論理演算を行うロジックセルと、該ロジックセルに対す
るインターフェースを行うＩ／Ｏセルとを多数備え、前
記Ｉ／Ｏセルに使用する電源配線を、一定電流に対応す
る基準部分と、電流を付加する付加部分とに区分して規
則的に配置し、電流の大きいＩ／Ｏセルについては前記
付加部分を用いて電流の供給を行うように構成する。
本発明は、半導体集積回路装置に係り、詳しくはＩ／Ｏ
セルのレイアウトを容易にする半導体集積回路装置に関
する。
セルのレイアウトを容易にする半導体集積回路装置に関
する。
ＬＳＩのし°イアウト設計を行う際には、設計に要する
時間や労力を削減したり各種検証を容易にするために、
素子（トランジスタやキャパシタ）をチップ上に一つず
つレイアウトするものではな（、ある程度の論理機能を
もった単位、すなわち、機能ブロック（ｆｕｎｃｔｉｏ
ｎａｌ ｂ／Ｏｃｋ）ごとのレイアウト設計をあらかじ
め完了しておいた後、これらの機能ブロック間の配置・
配線設計を行いつつチップ全体のレイアウトを完成する
のが普通である。
時間や労力を削減したり各種検証を容易にするために、
素子（トランジスタやキャパシタ）をチップ上に一つず
つレイアウトするものではな（、ある程度の論理機能を
もった単位、すなわち、機能ブロック（ｆｕｎｃｔｉｏ
ｎａｌ ｂ／Ｏｃｋ）ごとのレイアウト設計をあらかじ
め完了しておいた後、これらの機能ブロック間の配置・
配線設計を行いつつチップ全体のレイアウトを完成する
のが普通である。
例えば、ゲートアレイ方式のＬＳＩではチップ上に機能
ブロックであるＮＡＮＤあるいはＮＯＨなどの論理ゲー
トに相当する基本セルを格子状に整列させるようなレイ
アウトをとっている。基本セルのチップ上での整列方法
にも、利用される基本デバイス（ＥＣＬ、ＳＴＴＬ、Ｃ
ＭＯＳなど）あるいは電源やグラウンドの配線パターン
に応じて、種々のタイプがある 例えば、二つの基本セルが上下費中合わせでなく、それ
らの間に配線領域のあるものや、あるいは基本セルの上
下左右に配線領域のあるものなどがある。また、入出力
用のバッフ１回路であるＩ／Ｏセルも、パフケージング
の方法に応じてチップの外周に並んでいるものや、基本
セルが整列している格子上に点在しているものなどがあ
る。
ブロックであるＮＡＮＤあるいはＮＯＨなどの論理ゲー
トに相当する基本セルを格子状に整列させるようなレイ
アウトをとっている。基本セルのチップ上での整列方法
にも、利用される基本デバイス（ＥＣＬ、ＳＴＴＬ、Ｃ
ＭＯＳなど）あるいは電源やグラウンドの配線パターン
に応じて、種々のタイプがある 例えば、二つの基本セルが上下費中合わせでなく、それ
らの間に配線領域のあるものや、あるいは基本セルの上
下左右に配線領域のあるものなどがある。また、入出力
用のバッフ１回路であるＩ／Ｏセルも、パフケージング
の方法に応じてチップの外周に並んでいるものや、基本
セルが整列している格子上に点在しているものなどがあ
る。
〔従来の技術〕
従来の半導体集積回路装置におけるＩ／Ｏセルでは、各
基本セルのロジックに応答して所定の２値レベル信号を
発生して外部に出力したり、あるいは外部信号を各基本
セルに送り込むような動作をしているが、この場合、必
要とする電流値に応じて電源やＧＮＤの配線（例えば、
アルミ）の幅を設定している。
基本セルのロジックに応答して所定の２値レベル信号を
発生して外部に出力したり、あるいは外部信号を各基本
セルに送り込むような動作をしているが、この場合、必
要とする電流値に応じて電源やＧＮＤの配線（例えば、
アルミ）の幅を設定している。
しかしながら、このような従来の半導体集積回路装置に
あっては、Ｉ／Ｏセルの配線の幅を必要とする電流値に
応じて設定しているため、例えば大きい電流値を有する
Ｉ／Ｏセルではセル自身の高さくチップに対する縦方向
の大きさ）が高くなり、小さい電流値を有するＩ／Ｏセ
ルでは高さが低くなる。したがって、Ｉ／Ｏセルの高さ
が不規１１１ ニなり、自動レイアウトが困難であると
いう問題点があった。
あっては、Ｉ／Ｏセルの配線の幅を必要とする電流値に
応じて設定しているため、例えば大きい電流値を有する
Ｉ／Ｏセルではセル自身の高さくチップに対する縦方向
の大きさ）が高くなり、小さい電流値を有するＩ／Ｏセ
ルでは高さが低くなる。したがって、Ｉ／Ｏセルの高さ
が不規１１１ ニなり、自動レイアウトが困難であると
いう問題点があった。
一方、自動レイアウトを可能にするために、例えば一律
に最も大きい電流値に対応する配線幅を設定することも
考えられるが、このようにすると、集積度の低下を招き
好ましくない、また、このようにしてもＩ／Ｏセルのレ
イアウトに規則性をもたせずに単に電流の仕様を満たす
ように配置するのみでは、自動レイアウトが容易に行え
るとも限らない。
に最も大きい電流値に対応する配線幅を設定することも
考えられるが、このようにすると、集積度の低下を招き
好ましくない、また、このようにしてもＩ／Ｏセルのレ
イアウトに規則性をもたせずに単に電流の仕様を満たす
ように配置するのみでは、自動レイアウトが容易に行え
るとも限らない。
そこで本発明は、Ｉ／Ｏセルの配置に規則をもたせて必
要な電流値を確保しつつ自動レイアウトを可能とし、か
つ集積度を向上できる半導体集積回路装置を従供するこ
とを目的としている。
要な電流値を確保しつつ自動レイアウトを可能とし、か
つ集積度を向上できる半導体集積回路装置を従供するこ
とを目的としている。
本発明による半導体集積回路装置は上記目的達成のため
、論理演算を行うロジックセルと、該ロジックセルに対
するインターフェースを行う１１０セルとを多数備え、
前記Ｉ／Ｏセルに使用する電源配線を、一定電流に対応
する基準部分と、電流を付加する付加部分とに区分して
規則的に配置し、電流の大きいＩ／Ｏセルについては前
記付加部分を用いて電流の供給を行うようにしている。
、論理演算を行うロジックセルと、該ロジックセルに対
するインターフェースを行う１１０セルとを多数備え、
前記Ｉ／Ｏセルに使用する電源配線を、一定電流に対応
する基準部分と、電流を付加する付加部分とに区分して
規則的に配置し、電流の大きいＩ／Ｏセルについては前
記付加部分を用いて電流の供給を行うようにしている。
本発明では、Ｉ／Ｏセルに使用する電源配線が、一定電
流に対応する標準部分と、電流を付加する付加部分とに
区分して規則的に配置される。そして、電流の大きいＩ
／Ｏセルについては前記付加部分を用いて電流の供給を
行うようにレイアウトが決定される。
流に対応する標準部分と、電流を付加する付加部分とに
区分して規則的に配置される。そして、電流の大きいＩ
／Ｏセルについては前記付加部分を用いて電流の供給を
行うようにレイアウトが決定される。
したがって、Ｉ／Ｏセルの配置が規則的となって自動レ
イアウトが可能となり、付加部分を用いることで必要な
電流値も確保され、かつ小電流のＩ／Ｏセルが多い場合
はＩ／Ｏセルの高さを小さくして集積度が向上する。
イアウトが可能となり、付加部分を用いることで必要な
電流値も確保され、かつ小電流のＩ／Ｏセルが多い場合
はＩ／Ｏセルの高さを小さくして集積度が向上する。
以下、本発明を図面に基づいて説明する。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図である。第１図は本発明をゲ−トアレイに適
用した場合のチップ平面図であり、この図において、１
はゲートアレイを構成するＩＣチップ、２はＮＡＮＤあ
るいはＮＯＨなどの論理ゲートに相当する基本セル（ロ
ジックセルに相当）で、格子状に整列（アレイ）された
もの、３は２つの基本セル２を貫通して構成される貫通
セル、４は配線領域、５は基本セル２および貫通セル３
に対するインターフェースを行うＩ／Ｏセル、６はボン
ディングのパッドである。なお、図中では多数存在する
ものについては、繁雑を避けるため、その一部にのみ番
号を付している。
例を示す図である。第１図は本発明をゲ−トアレイに適
用した場合のチップ平面図であり、この図において、１
はゲートアレイを構成するＩＣチップ、２はＮＡＮＤあ
るいはＮＯＨなどの論理ゲートに相当する基本セル（ロ
ジックセルに相当）で、格子状に整列（アレイ）された
もの、３は２つの基本セル２を貫通して構成される貫通
セル、４は配線領域、５は基本セル２および貫通セル３
に対するインターフェースを行うＩ／Ｏセル、６はボン
ディングのパッドである。なお、図中では多数存在する
ものについては、繁雑を避けるため、その一部にのみ番
号を付している。
Ｉ／Ｏセル５と、これに使用する電源配線等の関係は第
２図にその詳細が示される。同図において、１１は電源
■、。（例えば＋５Ｖ）を供給するための小電流用の細
い電源配線、１２は電源ＶｓｓＣ例えば、Ｖ ｓ ｓ
＝ Ｇ Ｎ Ｄ ）を供給するための同じ（小電流用の
細い電源配線であり、これらは標準部分１３に相当し、
一定電流として、例えば３０ｍＡを流す部分である、
１４は電源ｖ０を供給するための大電流用の太い電源配
線、１５は電源Ｖ。を供給するための同じく大電流用の
太い電源配線であり、これらは付加部分１６に相当し、
セル本体に３０ｍＡ以上の電流を流せるようにするため
に電流の通路として電源配線１１および電源配線１２に
付加する部分である。
２図にその詳細が示される。同図において、１１は電源
■、。（例えば＋５Ｖ）を供給するための小電流用の細
い電源配線、１２は電源ＶｓｓＣ例えば、Ｖ ｓ ｓ
＝ Ｇ Ｎ Ｄ ）を供給するための同じ（小電流用の
細い電源配線であり、これらは標準部分１３に相当し、
一定電流として、例えば３０ｍＡを流す部分である、
１４は電源ｖ０を供給するための大電流用の太い電源配
線、１５は電源Ｖ。を供給するための同じく大電流用の
太い電源配線であり、これらは付加部分１６に相当し、
セル本体に３０ｍＡ以上の電流を流せるようにするため
に電流の通路として電源配線１１および電源配線１２に
付加する部分である。
Ｉ／Ｏセル５はセル本体１７ａ −１７ｄ （但し、第
２図の例）と上記の電源配線１１．１２．１４．１５と
を含んで構成され、Ｉ／Ｏセル５の高さとは第２図中の
上下方向に対する長さをいう、セル本体１７ａ〜１７ｄ
のうち１７ａ、１７ｄは小電流で済むものであり、セル
本体１７ａ、１７ｄから電源配線１１および電源配線１
２に対してジャンパ線１８ａ、１８ｄが接続され、これ
により電源供給が行われる。一方、セル本体１７ｂ、１
７ｃは大電流を必要とするものであり、電源配線ｌｌお
よび電源配線１２に対するジャンパ線の他に、さらに電
源配線１４および電源配線１５に対するジャンパ線を含
んでジャンパ信号をａｂ、ｔｇｃによってセル本体１７
ｂ、１７ｃとそれぞれ接続され、この部分は大電流領域
１９となっている。なお、ジャンパ線１８ａ−１８ｄは
、例えばアルミを用いて多層配線によって行われる。
２図の例）と上記の電源配線１１．１２．１４．１５と
を含んで構成され、Ｉ／Ｏセル５の高さとは第２図中の
上下方向に対する長さをいう、セル本体１７ａ〜１７ｄ
のうち１７ａ、１７ｄは小電流で済むものであり、セル
本体１７ａ、１７ｄから電源配線１１および電源配線１
２に対してジャンパ線１８ａ、１８ｄが接続され、これ
により電源供給が行われる。一方、セル本体１７ｂ、１
７ｃは大電流を必要とするものであり、電源配線ｌｌお
よび電源配線１２に対するジャンパ線の他に、さらに電
源配線１４および電源配線１５に対するジャンパ線を含
んでジャンパ信号をａｂ、ｔｇｃによってセル本体１７
ｂ、１７ｃとそれぞれ接続され、この部分は大電流領域
１９となっている。なお、ジャンパ線１８ａ−１８ｄは
、例えばアルミを用いて多層配線によって行われる。
以上の構成において、本実施例ではチップを自動設計す
る際に標準部分１３における電源配線１１および電源配
線１２の座標を同一にすることにより、標準部分１３の
並びを一致させることが可能となり、付加部分１６を各
種用意することにより電流値に合った付加部分１６の使
用が可能となる。したがって、Ｉ／Ｏセル５の配置が規
則的となる他、並びの自由度も得られ、必要な電流値を
確保しつつ自動レイアウトを可能にすることができる。
る際に標準部分１３における電源配線１１および電源配
線１２の座標を同一にすることにより、標準部分１３の
並びを一致させることが可能となり、付加部分１６を各
種用意することにより電流値に合った付加部分１６の使
用が可能となる。したがって、Ｉ／Ｏセル５の配置が規
則的となる他、並びの自由度も得られ、必要な電流値を
確保しつつ自動レイアウトを可能にすることができる。
また、チップに要求されるドライブ電流値によりＩ／Ｏ
セル５の高さが可変となるから、小電流の場合はチップ
の集積度を向上させることができる。
セル５の高さが可変となるから、小電流の場合はチップ
の集積度を向上させることができる。
なお、要求電流値が３０ｍＡ以下のとき（標準部分１３
のみで済むとき）にＩ／Ｏセル５の高さが最も小さくな
って集積度が向上する。また、３０ｍＡ以上であっても
大電流領域１９の配置を工夫し、他の付加部分１６を削
る等すれｈｌ集積度の向上につながる。
のみで済むとき）にＩ／Ｏセル５の高さが最も小さくな
って集積度が向上する。また、３０ｍＡ以上であっても
大電流領域１９の配置を工夫し、他の付加部分１６を削
る等すれｈｌ集積度の向上につながる。
なお、本発明の適用はゲートアレイに限らず、Ｉ／Ｏセ
ルを備えたＩＣには全てに適用が可能である。
ルを備えたＩＣには全てに適用が可能である。
本発明によれば、１１０セルの配置に規則性をもたせる
ことで、必要な電流値を確保しつつ自動レイアウトを可
能にすることができるとともに、集積度を向上させるこ
とができる。
ことで、必要な電流値を確保しつつ自動レイアウトを可
能にすることができるとともに、集積度を向上させるこ
とができる。
第１．２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第１図はそのチップの平面図、 第２図はそのＩ／Ｏセルの配置の詳細を示す図である。 ｌ・・・・−Ｉ Ｃチップ、 ２−・・・−・基本セル（ロジックセル）、３・−−−
−−ｉ 通セル（ロジックセル）、４・−・・・・配線
領域、 ５・−−−−−Ｉ／Ｏセル、 ロー・・・・−バッド、 １１．１２．１４．１５・・・・・・電源配線、１３−
・・・・−標準部分、 １６・−・・・・付加部分、 １７ ａ −１７ｄ −−−−−−セル本体、１８ａ−
１８ｄ・−・・・・ジャンパ線、１９−−・・・・大電
流領域。 代 理 人 弁理士 井 桁 貞 −ー実施例のチッ
プの平面図
例を示す図であり、 第１図はそのチップの平面図、 第２図はそのＩ／Ｏセルの配置の詳細を示す図である。 ｌ・・・・−Ｉ Ｃチップ、 ２−・・・−・基本セル（ロジックセル）、３・−−−
−−ｉ 通セル（ロジックセル）、４・−・・・・配線
領域、 ５・−−−−−Ｉ／Ｏセル、 ロー・・・・−バッド、 １１．１２．１４．１５・・・・・・電源配線、１３−
・・・・−標準部分、 １６・−・・・・付加部分、 １７ ａ −１７ｄ −−−−−−セル本体、１８ａ−
１８ｄ・−・・・・ジャンパ線、１９−−・・・・大電
流領域。 代 理 人 弁理士 井 桁 貞 −ー実施例のチッ
プの平面図
Claims (1)
- 【特許請求の範囲】 論理演算を行うロジックセルと、 該ロジックセルに対するインターフェースを行うＩ／Ｏ
セルとを多数備え、 前記Ｉ／Ｏセルに使用する電源配線を、一定電流に対応
する基準部分と、電流を付加する付加部分とに区分して
規則的に配置し、 電流の大きいＩ／Ｏセルについては前記付加部分を用い
て電流の供給を行うようにしたことを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28912089A JPH03149868A (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28912089A JPH03149868A (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149868A true JPH03149868A (ja) | 1991-06-26 |
Family
ID=17739031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28912089A Pending JPH03149868A (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149868A (ja) |
-
1989
- 1989-11-07 JP JP28912089A patent/JPH03149868A/ja active Pending
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