JPH0315956A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
- Publication number
- JPH0315956A JPH0315956A JP9680689A JP9680689A JPH0315956A JP H0315956 A JPH0315956 A JP H0315956A JP 9680689 A JP9680689 A JP 9680689A JP 9680689 A JP9680689 A JP 9680689A JP H0315956 A JPH0315956 A JP H0315956A
- Authority
- JP
- Japan
- Prior art keywords
- access
- memory
- banks
- parallel
- specified
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のアクセス要求が異なるバンクへのアクセス要求の
時に、メモリバス分離手段の接続により夫々に対応する
バンクへ並行してデータのアクセスをすることができる
メモリアクセス装置に関し、異なるバンクへのデータア
クセスを並行して行うことが可能となりデータ処理時間
を短縮することができるメモリアクセス装置を提供する
ことを目的とし、 中央処理ユニットと、外部入出力装置に接続する少なく
とも１つのアダプタと、複数のバンクを有するメモリユ
ニットと、中央処理ユニット及びアダプタからメモリユ
ニットへのデータの並行するアクセス要求の指定バンク
の同否及び指定バンクが同じである時の優先順位を判定
して、並行するアクセス要求の指定バンクが同じである
時は優先順を指定し、並行するアクセス要求の指定バン
クが異なる時は並行アクセスを指定する要求判定手段と
、メモリユニットの複数のバンクに夫々対応する複数の
メモリバスに接続し、要求判定手段による判定結果によ
る指定に基いて、優先順のアクセス要求に対してはアク
セス信号を指定バンクに対応するメモリバスに接続し、
並行した指定バンクの異なるアクセス要求に対しては複
数のアクセス信号を夫々対応するメモリバスに接続する
メモリバス分離手段とを備え、メモリバス分離手段によ
って接続されたメモリバスに対応するバンクにデータを
アクセスする構或とする。
時に、メモリバス分離手段の接続により夫々に対応する
バンクへ並行してデータのアクセスをすることができる
メモリアクセス装置に関し、異なるバンクへのデータア
クセスを並行して行うことが可能となりデータ処理時間
を短縮することができるメモリアクセス装置を提供する
ことを目的とし、 中央処理ユニットと、外部入出力装置に接続する少なく
とも１つのアダプタと、複数のバンクを有するメモリユ
ニットと、中央処理ユニット及びアダプタからメモリユ
ニットへのデータの並行するアクセス要求の指定バンク
の同否及び指定バンクが同じである時の優先順位を判定
して、並行するアクセス要求の指定バンクが同じである
時は優先順を指定し、並行するアクセス要求の指定バン
クが異なる時は並行アクセスを指定する要求判定手段と
、メモリユニットの複数のバンクに夫々対応する複数の
メモリバスに接続し、要求判定手段による判定結果によ
る指定に基いて、優先順のアクセス要求に対してはアク
セス信号を指定バンクに対応するメモリバスに接続し、
並行した指定バンクの異なるアクセス要求に対しては複
数のアクセス信号を夫々対応するメモリバスに接続する
メモリバス分離手段とを備え、メモリバス分離手段によ
って接続されたメモリバスに対応するバンクにデータを
アクセスする構或とする。
本発明は、複数のバンクを備えたメモリアクセス装置に
係り、特に複数のアクセス要求が異なるバンクへのアク
セス要求の時に、メモリバス分離手段の接続により夫々
に対応するバンクへ並行してデータのアクセスをするこ
とができるメモリアクセス装置に関するものである。
係り、特に複数のアクセス要求が異なるバンクへのアク
セス要求の時に、メモリバス分離手段の接続により夫々
に対応するバンクへ並行してデータのアクセスをするこ
とができるメモリアクセス装置に関するものである。
コンピュータシステムにおいて、メモリアクセスはシス
テム全体の処理能力に大きく影響し、高い処理能力を実
現するために相対的なメモリアクセスを高速化する方法
が望まれている。
テム全体の処理能力に大きく影響し、高い処理能力を実
現するために相対的なメモリアクセスを高速化する方法
が望まれている。
第４図に従来例のブロック図を示す。
図において、メモリアクセス装Ｗ１は、中央処理ユニッ
ト（以下ＣＰＵという）２ａ，図示省略した外部人出力
装置に夫々接続される複数の入出力装置（以下Ｉ／Ｏと
いう）アダプタ３ａ＊３ｂ＋’−・，バンク４０ａ〜４
０ｃを有するメモリュニ−／ト４ａ， Ｃ Ｐ Ｕ２
ａ及びＩ／Ｏアダプタ３ａ，３ｂ，− かう並行して
メモリユニット４ａに対するデータアクセス要求が出た
時に、アクセスの優先順位を判定する要求判定部５ａ．
メモリユニット４ａのバンク４０ａ〜４０ｃのメモリバ
ス６ａ〜６ｃに夫々接続し、アクセス信号をアクセス要
求に指定されたメモリバス６ａ〜６Ｃのいずれかに切り
換えるマルチブレクサ（以下ＭＰＸという）から戒るメ
モリバス切換部７ａで構威されている．また８ａはＣＰ
Ｕメモリアクセス要求線， ８ｂはＣＰＵメモリアクセ
ス許可線， ９ａはＩ／Ｏアダプタメモリアクセス要求
線， ９ｂはＩ／Ｏアダプタメモリアクセス許可線，１
０は共通メモＪ）バスを示す．このような構成及び機能
を有するので、ＣＰＵ２ａ及びＩ／Ｏアダプタ３ ａ
１ ３ ｂ ＋・−のいずれかからデータアクセス要求
がでると、要求判定部５ａからアクセス許可が応答され
て、アクセス信号が共通メモリバス１０によってメモリ
バス切換部７ａへ送られ、アクセス信号に指定されたメ
モリユニット４ａのバス４０ａ〜４０ｃに対応するメモ
リバス６ａ〜６Ｃのいずれかに接続されてデータアクセ
スされる。もしＣＰＵ２ａ及びＩ／Ｏアダプタ３ａ，３
ｂ．−からのアクセス要求が同時に複数発生した時は、
共通メモリバスｌＯが共通であり、同時にメモリユニッ
ト４ａのアクセスができないので、要求判定部５ａによ
り優先順位が判定されて優先順にアクセス許可を出し、
順次メモリユニット４ａの言亥当するバンクのデータア
クセスを行う。
ト（以下ＣＰＵという）２ａ，図示省略した外部人出力
装置に夫々接続される複数の入出力装置（以下Ｉ／Ｏと
いう）アダプタ３ａ＊３ｂ＋’−・，バンク４０ａ〜４
０ｃを有するメモリュニ−／ト４ａ， Ｃ Ｐ Ｕ２
ａ及びＩ／Ｏアダプタ３ａ，３ｂ，− かう並行して
メモリユニット４ａに対するデータアクセス要求が出た
時に、アクセスの優先順位を判定する要求判定部５ａ．
メモリユニット４ａのバンク４０ａ〜４０ｃのメモリバ
ス６ａ〜６ｃに夫々接続し、アクセス信号をアクセス要
求に指定されたメモリバス６ａ〜６Ｃのいずれかに切り
換えるマルチブレクサ（以下ＭＰＸという）から戒るメ
モリバス切換部７ａで構威されている．また８ａはＣＰ
Ｕメモリアクセス要求線， ８ｂはＣＰＵメモリアクセ
ス許可線， ９ａはＩ／Ｏアダプタメモリアクセス要求
線， ９ｂはＩ／Ｏアダプタメモリアクセス許可線，１
０は共通メモＪ）バスを示す．このような構成及び機能
を有するので、ＣＰＵ２ａ及びＩ／Ｏアダプタ３ ａ
１ ３ ｂ ＋・−のいずれかからデータアクセス要求
がでると、要求判定部５ａからアクセス許可が応答され
て、アクセス信号が共通メモリバス１０によってメモリ
バス切換部７ａへ送られ、アクセス信号に指定されたメ
モリユニット４ａのバス４０ａ〜４０ｃに対応するメモ
リバス６ａ〜６Ｃのいずれかに接続されてデータアクセ
スされる。もしＣＰＵ２ａ及びＩ／Ｏアダプタ３ａ，３
ｂ．−からのアクセス要求が同時に複数発生した時は、
共通メモリバスｌＯが共通であり、同時にメモリユニッ
ト４ａのアクセスができないので、要求判定部５ａによ
り優先順位が判定されて優先順にアクセス許可を出し、
順次メモリユニット４ａの言亥当するバンクのデータア
クセスを行う。
上記従来方法によれば、同時に複数のメモリアクセス要
求が発生した場合には、アクセスするバンクが異なって
も１つずつしか受け付けられず、順次優先順にアクセス
するので、アクセスがシリーズになりシステム全体の処
理能力が阻害され、処理時間が長く掛かるという問題点
がある。
求が発生した場合には、アクセスするバンクが異なって
も１つずつしか受け付けられず、順次優先順にアクセス
するので、アクセスがシリーズになりシステム全体の処
理能力が阻害され、処理時間が長く掛かるという問題点
がある。
本発明は、異なるバンクへのデータアクセスを並行して
行うことが可能となりデータ処理時間を短縮することが
できるメモリアクセス装置を提供することを目的として
いる。
行うことが可能となりデータ処理時間を短縮することが
できるメモリアクセス装置を提供することを目的として
いる。
〔課題を解決するための手段］
第１図は本発明の原理ブロック図である。
図において、２はＣＰＵ，６はメモリバス、４０はバン
ク、 ３は外部入出力装置に接続する少なくとも１つのアダプ
タ、 ４は複数のバンク４０を有するメモリユニット、５はＣ
ＰＵ２及びアダプタ３からメモリユニット４へのデータ
の並行するアクセス要求の指定バンクの同否及び指定バ
ンクが同じである時の優先順位を判定して、並行するア
クセス要求の指定バンクが同じである時は優先順を指定
し、並行するアクセス要求の指定バンクが異なる時は並
行アクセスを指定する要求判定手段、 ７はメモリユニット４の複数のバンク４０に夫々対応す
る複数のメモリバス６に接続し、要求判定手段５による
判定結果による指定に基いて、優先順のアクセス要求に
対してはアクセス信号を指定バンクに対応するメモリバ
ス６に接続し、並行した指定バンクの異なるアクセス要
求に対しては複数のアクセス信号を夫々対応するメモリ
バス６に接続するメモリバス分離手段である。
ク、 ３は外部入出力装置に接続する少なくとも１つのアダプ
タ、 ４は複数のバンク４０を有するメモリユニット、５はＣ
ＰＵ２及びアダプタ３からメモリユニット４へのデータ
の並行するアクセス要求の指定バンクの同否及び指定バ
ンクが同じである時の優先順位を判定して、並行するア
クセス要求の指定バンクが同じである時は優先順を指定
し、並行するアクセス要求の指定バンクが異なる時は並
行アクセスを指定する要求判定手段、 ７はメモリユニット４の複数のバンク４０に夫々対応す
る複数のメモリバス６に接続し、要求判定手段５による
判定結果による指定に基いて、優先順のアクセス要求に
対してはアクセス信号を指定バンクに対応するメモリバ
ス６に接続し、並行した指定バンクの異なるアクセス要
求に対しては複数のアクセス信号を夫々対応するメモリ
バス６に接続するメモリバス分離手段である。
従ってメモリバス分離手段７によって接続されたメモリ
バス６に対応するバンク４０にデータをアクセスするよ
うに構戒されている。
バス６に対応するバンク４０にデータをアクセスするよ
うに構戒されている。
ＣＰＵ２及び少なくとも１つのアダプタ３から並行して
アクセス要求がでると、要求判定手段５は、並行するア
クセス要求の指定するメモリバス６が同じの時は、アク
セスの優先順位を指定して応答し、並行するアクセス要
求の指定するメモリバス６が異なる時は、並行アクセス
を指定して応答する。
アクセス要求がでると、要求判定手段５は、並行するア
クセス要求の指定するメモリバス６が同じの時は、アク
セスの優先順位を指定して応答し、並行するアクセス要
求の指定するメモリバス６が異なる時は、並行アクセス
を指定して応答する。
優先順位が指定された時は、ＣＰＵ２及びアダプタ３か
ら優先順にアクセス信号がメモリバス分離手段７へ送ら
れて、アクセス要求が指定するバンク４０に対応するメ
モリバス６に接続され、また並行アクセスが指定された
時は、ＣＰＵ２及びアダプタ３から夫々のアクセス信号
がメモリバス分離手段７へ送られて、夫々アクセス要求
が指定する異なるバンク４０に対応する夫々のメモリバ
ス４０に接続される。
ら優先順にアクセス信号がメモリバス分離手段７へ送ら
れて、アクセス要求が指定するバンク４０に対応するメ
モリバス６に接続され、また並行アクセスが指定された
時は、ＣＰＵ２及びアダプタ３から夫々のアクセス信号
がメモリバス分離手段７へ送られて、夫々アクセス要求
が指定する異なるバンク４０に対応する夫々のメモリバ
ス４０に接続される。
かくて接続されたバンク４０のアクセスが行われる。従
って複数のアクセス要求の指定バンクが異なる時は、複
数のバンク４０のアクセスを並行して行うことができる
ので、相対的にアクセス時間を短縮することができ、シ
ステムの処理能力を高めることができる。
って複数のアクセス要求の指定バンクが異なる時は、複
数のバンク４０のアクセスを並行して行うことができる
ので、相対的にアクセス時間を短縮することができ、シ
ステムの処理能力を高めることができる。
以下本発明の一実施例を第２図及び第３図を参照して説
明する。全図を通して同一符号は同一対象物を示す。ま
た第２図で第１図に対応するもの１に本発明を適用した
メモリアクセス装置１ａのブロック図を示す。
明する。全図を通して同一符号は同一対象物を示す。ま
た第２図で第１図に対応するもの１に本発明を適用した
メモリアクセス装置１ａのブロック図を示す。
図において、データ制御ユニッ｝２０は、ＣＰＵ２ｂ，
要求判定部５ｂ，メモリバス分離部７ｂ及びトランシー
バゲート１１でｊ１ｌ威されている。
要求判定部５ｂ，メモリバス分離部７ｂ及びトランシー
バゲート１１でｊ１ｌ威されている。
要求判定部５ｂは、ＣＰＵ２ｂ及びＩ／Ｏアダプタ３ａ
，３ｂ＋・・−からメモリユニット４ａヘデータのアク
セス要求が並行して発生した時に、まずアクセス要求の
指定バンクが同じであるか否かを判定し、次に指定バン
クが同じである時は、優先順位を判定して優先順を指定
し、指定バンクが異なる時は、並行アクセスを指定する
。
，３ｂ＋・・−からメモリユニット４ａヘデータのアク
セス要求が並行して発生した時に、まずアクセス要求の
指定バンクが同じであるか否かを判定し、次に指定バン
クが同じである時は、優先順位を判定して優先順を指定
し、指定バンクが異なる時は、並行アクセスを指定する
。
メモリバス分離部７ｂは、破線で囲んで示しており、Ｍ
Ｐ Ｘ７０．７１で構成され、Ｍ Ｐ Ｘ７０．７１
はメモリユニット４ａの複数のバンク４０ａ〜４０ｃに
夫々対応する複数のメモリバス６ａ〜６ｃに夫々接続し
、要求判定部５ｂによる判定結果による指定に基いて、
優先順のアクセス要求に対しては、Ｍ Ｐ Ｘ７０．７
１のいずれかからアクセス信号を指定バンクに対応する
メモリバス６ａ〜６ｃのいずれかに接続し、並行した指
定バンクの異なるアクセス要求に対しては、複数のアク
セス信号をＭ Ｐ Ｘ７０．７１から夫々対応するメモ
リバス６ａ〜６ｃに接続する。ここではＣＰＵ２ｂのア
クセス信号はＭＰＸ７０．Ｉ／Ｏアダプタ３ａ，３ｂ，
−・−のアクセス信号はＭＰＸ７１でバス切り換えされ
る． トランシーバゲート１１は、ＣＰＵ２ｂがＩ／０７ダブ
タ３ａ＋３ｂ，−・一のいずれかをアクセスする時にゲ
ートが開き、Ｉ／Ｏアダプタ３８１３ｔｌ＋’−からメ
モリユニット４ａのバンク４０ａ〜４０ｃのいずれかを
アクセスする時にゲートが閉じる。
Ｐ Ｘ７０．７１で構成され、Ｍ Ｐ Ｘ７０．７１
はメモリユニット４ａの複数のバンク４０ａ〜４０ｃに
夫々対応する複数のメモリバス６ａ〜６ｃに夫々接続し
、要求判定部５ｂによる判定結果による指定に基いて、
優先順のアクセス要求に対しては、Ｍ Ｐ Ｘ７０．７
１のいずれかからアクセス信号を指定バンクに対応する
メモリバス６ａ〜６ｃのいずれかに接続し、並行した指
定バンクの異なるアクセス要求に対しては、複数のアク
セス信号をＭ Ｐ Ｘ７０．７１から夫々対応するメモ
リバス６ａ〜６ｃに接続する。ここではＣＰＵ２ｂのア
クセス信号はＭＰＸ７０．Ｉ／Ｏアダプタ３ａ，３ｂ，
−・−のアクセス信号はＭＰＸ７１でバス切り換えされ
る． トランシーバゲート１１は、ＣＰＵ２ｂがＩ／０７ダブ
タ３ａ＋３ｂ，−・一のいずれかをアクセスする時にゲ
ートが開き、Ｉ／Ｏアダプタ３８１３ｔｌ＋’−からメ
モリユニット４ａのバンク４０ａ〜４０ｃのいずれかを
アクセスする時にゲートが閉じる。
またａはＣＰＵメそりアクセス要求線，ｂはＣＰＵメモ
リアクセス許可線，ＣはＩ／Ｏアダプタメモリアクセス
要求線，ｄはＩ／Ｏアダプタメモリアクセス許可線，ｅ
は共通バス線，ｆはデータ制御ユニット内部バス線，ｇ
はデータ制御ユニット内部バスアドレス線，ｈは共通バ
スアドレス線を示す。
リアクセス許可線，ＣはＩ／Ｏアダプタメモリアクセス
要求線，ｄはＩ／Ｏアダプタメモリアクセス許可線，ｅ
は共通バス線，ｆはデータ制御ユニット内部バス線，ｇ
はデータ制御ユニット内部バスアドレス線，ｈは共通バ
スアドレス線を示す。
このような構或及び機能を有するので、次に第３図のフ
ローチャートによりＣＰＵ２ｂ及びＩ／Ｏアダプタ３ａ
から同時にアドレス要求が発生した場合を例として作用
を説明する。
ローチャートによりＣＰＵ２ｂ及びＩ／Ｏアダプタ３ａ
から同時にアドレス要求が発生した場合を例として作用
を説明する。
■まず、ＣＰＵ２ｂ及びＩ／Ｏアダプタ３ａからアクセ
ス要求がアクセス要求線ａ．ｂによって要求判定部５ｂ
に送られて判定される． ■判定の結果、アクセス要求の指定バンクがバンク４０
ａ〜４０ｃ中の同じバンクが指定されていれば、要求判
定部５ｂは優先順位の高い方に先にアクセス許可を与え
る。
ス要求がアクセス要求線ａ．ｂによって要求判定部５ｂ
に送られて判定される． ■判定の結果、アクセス要求の指定バンクがバンク４０
ａ〜４０ｃ中の同じバンクが指定されていれば、要求判
定部５ｂは優先順位の高い方に先にアクセス許可を与え
る。
■するとＣＰＵ２ｂ或いはＩ／Ｏアダプタ３ａのいずれ
かアクセス許可を受けた方からアクセス信号がメモリ分
離部７ｂのＭ Ｐ Ｘ７０．７１のいずれかによってア
クセス要求に指定されたメモリユニット４ａのバンク４
０ａ〜４０ｃのいずれかに接続されてデータがアクセス
される． ■先行のアクセスが終了すると、次のアクセス要求が許
可されて、同様にアクセスされる。
かアクセス許可を受けた方からアクセス信号がメモリ分
離部７ｂのＭ Ｐ Ｘ７０．７１のいずれかによってア
クセス要求に指定されたメモリユニット４ａのバンク４
０ａ〜４０ｃのいずれかに接続されてデータがアクセス
される． ■先行のアクセスが終了すると、次のアクセス要求が許
可されて、同様にアクセスされる。
■判定の結果、アクセス要求の指定バンクがバンク４０
ａ〜４０ｃ中の異なるバンクが指定されていれば、要求
判定部５ｂは並行アクセスを許可すると共に、メモリバ
ス分離部７ｂに信号を送り、ＭＰＸ７０．７１によって
共通バス線ｅとデータ制御ユニット内部バス線ｆを夫々
独立分離させる。
ａ〜４０ｃ中の異なるバンクが指定されていれば、要求
判定部５ｂは並行アクセスを許可すると共に、メモリバ
ス分離部７ｂに信号を送り、ＭＰＸ７０．７１によって
共通バス線ｅとデータ制御ユニット内部バス線ｆを夫々
独立分離させる。
■するとＣＰＵ２ｂ及びＩ／Ｏアダプタ３ａから同時に
アクセス信号がメモリバス分離部７ｂへ送られ、Ｍ Ｐ
Ｘ７０．７１によってメモリユニット４ａのバンク４
０ａ〜４０ｃの指定された異なるバンクに夫々接続され
て並行アクセスされる。
アクセス信号がメモリバス分離部７ｂへ送られ、Ｍ Ｐ
Ｘ７０．７１によってメモリユニット４ａのバンク４
０ａ〜４０ｃの指定された異なるバンクに夫々接続され
て並行アクセスされる。
このようにして、同時に複数のアクセス要求が発生した
時に、メモリバス分離部７ｂによって独立してバンク単
位で分離させることによって、異なるバンク間でのメモ
リアクセスを同時に並行させることができ、メモリアク
セスの占有時間が短縮されてシステム全体の処理能力を
向上させることができる。また１つのバンクからアクセ
スしている時に、異なるバンクへのアクセス要求が発生
した時も、前のアクセスに並行してアクセスを行うこと
ができる。
時に、メモリバス分離部７ｂによって独立してバンク単
位で分離させることによって、異なるバンク間でのメモ
リアクセスを同時に並行させることができ、メモリアク
セスの占有時間が短縮されてシステム全体の処理能力を
向上させることができる。また１つのバンクからアクセ
スしている時に、異なるバンクへのアクセス要求が発生
した時も、前のアクセスに並行してアクセスを行うこと
ができる。
実際にはＣ Ｐ Ｕ２ｂが主としてアクセスするデータ
．例えばプログラム，パラメータ等の内部ＣＰＵメそり
領域と、Ｉ／Ｏアダプタ３ ａ ＋ ３ ｂ ＋−・・
が主としてアクセスするデータの共通バスメモリ領域を
異なるバンクに分けて使用することにより、並行アクセ
スのチャンスが多くなり、著しい効果が得られる。
．例えばプログラム，パラメータ等の内部ＣＰＵメそり
領域と、Ｉ／Ｏアダプタ３ ａ ＋ ３ ｂ ＋−・・
が主としてアクセスするデータの共通バスメモリ領域を
異なるバンクに分けて使用することにより、並行アクセ
スのチャンスが多くなり、著しい効果が得られる。
上記例では、ＣＰＵ２ｂとＩ／Ｏアダプタ３ａからの同
時アクセス要求の場合を説明したが、Ｉ／Ｏアダプタ３
ａ＋３ｂ＋・・−の共通バス線ｅに代えて夫々の■／○
アダプタを専用バス線でメモリバス分離部７ｂに接続し
ておくことにより、Ｉ／Ｏアダプタ３ａ＋３ｂ，・−・
から複数のアクセス要求が同時に発生しても、同様に並
行してメモリアクセスを行うことができる． 〔発明の効果〕 以上説明したように本発明によれば、複数のバンクを有
するメモリユニットの異なるバンクを同時にアクセスす
ることができるので、メモリアクセスの時間が相対的に
短縮され、システムの処理能力を高めることができると
いう効果がある．
時アクセス要求の場合を説明したが、Ｉ／Ｏアダプタ３
ａ＋３ｂ＋・・−の共通バス線ｅに代えて夫々の■／○
アダプタを専用バス線でメモリバス分離部７ｂに接続し
ておくことにより、Ｉ／Ｏアダプタ３ａ＋３ｂ，・−・
から複数のアクセス要求が同時に発生しても、同様に並
行してメモリアクセスを行うことができる． 〔発明の効果〕 以上説明したように本発明によれば、複数のバンクを有
するメモリユニットの異なるバンクを同時にアクセスす
ることができるので、メモリアクセスの時間が相対的に
短縮され、システムの処理能力を高めることができると
いう効果がある．
第１図は本発明の原理ブロック図、
第２図は本発明の実施例を示すブロック図、第３図は実
施例のフローチャート、 第４図は従来例のメモリアクセス装置を示すブロック図
である． 図において、 ２， ２ａ， ２ｂはＣＰＵ， ３はアダプタ、３
ａ，３ｂはＩ／Ｏアダプタ、 ４，４ａはメモリユニット、６，６ａ〜６ｃはメモリバ
ス、７はメモリバス分離手段、 ７ａはメモリバス切換部、７ｂはメモリバス分離部、４
０．４０ａ〜４０ｃはバンクを示す。 τ方巳例の゜フロー＋〜一ト 第 ３ 図 Ａ（イ乙 ロ月の ７ｔ チヱフ′゛口・ソ２ 図第
１ 図 本金萌の実５已含りを雷■ブロッフ図 第 ２１２１
施例のフローチャート、 第４図は従来例のメモリアクセス装置を示すブロック図
である． 図において、 ２， ２ａ， ２ｂはＣＰＵ， ３はアダプタ、３
ａ，３ｂはＩ／Ｏアダプタ、 ４，４ａはメモリユニット、６，６ａ〜６ｃはメモリバ
ス、７はメモリバス分離手段、 ７ａはメモリバス切換部、７ｂはメモリバス分離部、４
０．４０ａ〜４０ｃはバンクを示す。 τ方巳例の゜フロー＋〜一ト 第 ３ 図 Ａ（イ乙 ロ月の ７ｔ チヱフ′゛口・ソ２ 図第
１ 図 本金萌の実５已含りを雷■ブロッフ図 第 ２１２１
Claims (1)
- 【特許請求の範囲】 中央処理ユニット（２）と、 外部入出力装置に接続する少なくとも１つのアダプタ（
３）と、 複数のバンク（４０）を有するメモリユニット（４）と
、 該中央処理ユニット（２）及び該アダプタ（３）から該
メモリユニット（４）へのデータの並行するアクセス要
求の指定バンクの同否及び指定バンクが同じである時の
優先順位を判定して、該並行するアクセス要求の指定バ
ンクが同じである時は優先順を指定し、該並行するアク
セス要求の指定バンクが異なる時は並行アクセスを指定
する要求判定手段（５）と、 該メモリユニット（４）の複数のバンク（４０）に夫々
対応する複数のメモリバス（６）に接続し、該要求判定
手段（５）による判定結果による指定に基いて、該優先
順のアクセス要求に対してはアクセス信号を指定バンク
に対応するメモリバス（６）に接続し、該並行した指定
バンクの異なるアクセス要求に対しては複数のアクセス
信号を夫々対応するメモリバス（６）に接続するメモリ
バス分離手段（７）とを備え、 該メモリバス分離手段（７）によって接続されたメモリ
バス（６）に対応するバンク（４０）にデータをアクセ
スすることを特徴とするメモリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9680689A JPH0315956A (ja) | 1989-04-17 | 1989-04-17 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9680689A JPH0315956A (ja) | 1989-04-17 | 1989-04-17 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0315956A true JPH0315956A (ja) | 1991-01-24 |
Family
ID=14174851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9680689A Pending JPH0315956A (ja) | 1989-04-17 | 1989-04-17 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0315956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078986A (en) * | 1992-09-18 | 2000-06-20 | Hitachi, Ltd. | Processor system using synchronous dynamic memory |
-
1989
- 1989-04-17 JP JP9680689A patent/JPH0315956A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6078986A (en) * | 1992-09-18 | 2000-06-20 | Hitachi, Ltd. | Processor system using synchronous dynamic memory |
| US6260107B1 (en) | 1992-09-18 | 2001-07-10 | Hitachi, Ltd | Processor system using synchronous dynamic memory |
| US6334166B1 (en) | 1992-09-18 | 2001-12-25 | Hitachi, Ltd. | Processor system using synchronous dynamic memory |
| US6697908B2 (en) | 1992-09-18 | 2004-02-24 | Renesas Technology Corporation | Processor system using synchronous dynamic memory |
| US7143230B2 (en) | 1992-09-18 | 2006-11-28 | Renesas Technology Corp. | Processor system using synchronous dynamic memory |
| US7376783B2 (en) | 1992-09-18 | 2008-05-20 | Renesas Technology Corp. | Processor system using synchronous dynamic memory |
| US8234441B2 (en) | 1992-09-18 | 2012-07-31 | Renesas Electronics Corporation | Processor system using synchronous dynamic memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0972251B1 (en) | A method and apparatus for providing concurrent acces by a plurality of agents to a shared memory | |
| US7039737B1 (en) | Method and apparatus for resource arbitration | |
| US5142682A (en) | Two-level priority arbiter generating a request to the second level before first-level arbitration is completed | |
| US6397281B1 (en) | Bus arbitration system | |
| JPH0315956A (ja) | メモリアクセス装置 | |
| US5857117A (en) | Apparatus and method for multiplexing integrated device electronics circuitry with an industry standard architecture bus | |
| EP0587370A1 (en) | Method and apparatus for software sharing between multiple controllers | |
| US6393508B2 (en) | Method and apparatus for multiple tier intelligent bus arbitration on a PCI to PCI bridge | |
| JP2946561B2 (ja) | マルチプロセッサシステム | |
| JPH0358163A (ja) | 疎結合型マルチプロセッサシステム | |
| JPH0330175B2 (ja) | ||
| JPH0154735B2 (ja) | ||
| EP0391537A2 (en) | Lock converting bus-to-bus interface system | |
| CA1303748C (en) | Tandem priority resolver | |
| JPS6381557A (ja) | デユアルポ−トメモリ | |
| KR20250179911A (ko) | 동기 중재기를 갖는 메모리 모듈 및 그것의 동작 방법 | |
| TW512277B (en) | Core logic of a computer system and control method of the same | |
| JPH056306A (ja) | データ転送制御方式 | |
| JPH03109660A (ja) | デュアルバスシステムに於けるメモリアクセス制御方式 | |
| JPH03109633A (ja) | ロードシェアシステム | |
| JPH06161949A (ja) | 情報処理装置 | |
| JPS6310398A (ja) | ２ポ−トメモリのアクセス方式 | |
| JPH01154272A (ja) | マルチプロセッサ装置 | |
| JPH04236651A (ja) | バス制御方式 | |
| JPH07262125A (ja) | 情報処理装置 |