JPH03162040A - シリアルデータ通信方式 - Google Patents
シリアルデータ通信方式Info
- Publication number
- JPH03162040A JPH03162040A JP1301181A JP30118189A JPH03162040A JP H03162040 A JPH03162040 A JP H03162040A JP 1301181 A JP1301181 A JP 1301181A JP 30118189 A JP30118189 A JP 30118189A JP H03162040 A JPH03162040 A JP H03162040A
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- Japan
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- signal line
- output
- terminal
- integrated circuit
- Prior art date
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- Pending
Links
- 238000004891 communication Methods 0.000 title claims description 10
- 230000010355 oscillation Effects 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
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- 230000003213 activating effect Effects 0.000 description 1
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- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリアルデータ入出力機能を有するＣＰＵ内
蔵のＩＣを用いたシリアルデータ通偉方式に関する。
蔵のＩＣを用いたシリアルデータ通偉方式に関する。
この発明は、シリアルデータ入出力機能を有するＣＰＵ
内蔵のＩＣにおいて、発振イネープル端子と外部割込入
力端子とシリアルデータ入力端子を相互に接続し、シリ
アルデータ出力端子の出力を人力とするドライバ回路の
出力と電気的に接続した信号線に、発振イネーブル信号
と同期用割込信号とデータとをこの順序で乗せることに
より、１本の信号線でＣＰＵのＨＡＬＴ状態からの立ち
上げからデータの転送までが行えるようにしたものであ
る． 〔従来の技術〕 従来、ＣＰＵ内蔵のＩＧを用いたシリアルデータ通信と
しては、第４図に示すようなシリアルデータ人力端子３
とシリアルデータ出力端子４とシリアルクロフタ人出力
端子ｌ８による方法が知られている，ＩＣ５．５゜はと
もに発振を維持した状態で、迭信側から受ｆ３側に対し
て第５図に示すようにシリアルデータとそれに同期した
シリアルクロンクが送られる． 〔発明が解決しようとする課題〕 しかし、従来の技術のノリアルデータ通信方式は、受１
３側が発振を停止した状態では使えないという欠点があ
った。信号線が２本以上必要であるため、例えば電話回
線のように信号線とｉｉ線線を共有化した２本の線を用
いて通信を行うことができないという欠点があった． 本発明の目的は、従って、従来技術における上述の問題
点を解決し、発振停止状態にある受信側Ｉｃに起動をか
けてデータ転送を行う一連の操作を、■本の信号線によ
って行えるようにすることにある． 〔課題を解決するための手段〕 上記目的を達戒するために、本発明ではＩＣに発振イネ
ーブル端子を設け、外部割込入力端子及びシリアルデー
タ入力端子と結線し、さらにシリアルデータ出力端子の
出力に接続されたドライバ回路の出力と電気的に接続し
、信号線とした。さらにデータ転送の際、送信側から受
信側に対して、発振イネーブル信号と同期用割込信号と
データとをこの順序で信号線に乗せるようにした．〔作
用〕 発振停止状態にあるＩＣは発振イネーブルｆε号により
発振を開始する．発振イネーブル信号は外部割込入力端
子にも入力されるから、割込が発生してシステムが起動
し、発振は維持される．次に同期用の割込み信号が人力
されると、システムは一定時間経過後にデータの取込み
を始める．送信側からは丁度このタイミングでデータが
送られてくる．このようにして送信側のデータが受信側
に取込まれる． 〔実施例〕 以下、図面により本発明を詳細に説明する．第１図には
、本発明のシリアルデータ通信方式の結線の一実施例が
示されている． 第１図において、集積回路５の発振イネーブル端子１と
外部割込人力端子２とシリアルデータ人力端子３とドラ
イバ回路７の出力とは互いに接続されて、信号線１７と
なる，｛ｔ号線１７は、他の同一の集積回路５゛の発振
イネーブル端子１゜と外部割込人力端子２”とシリアル
データ入力端子３゛とドライバ回路７゜の出力とに共通
に接続される。
内蔵のＩＣにおいて、発振イネープル端子と外部割込入
力端子とシリアルデータ入力端子を相互に接続し、シリ
アルデータ出力端子の出力を人力とするドライバ回路の
出力と電気的に接続した信号線に、発振イネーブル信号
と同期用割込信号とデータとをこの順序で乗せることに
より、１本の信号線でＣＰＵのＨＡＬＴ状態からの立ち
上げからデータの転送までが行えるようにしたものであ
る． 〔従来の技術〕 従来、ＣＰＵ内蔵のＩＧを用いたシリアルデータ通信と
しては、第４図に示すようなシリアルデータ人力端子３
とシリアルデータ出力端子４とシリアルクロフタ人出力
端子ｌ８による方法が知られている，ＩＣ５．５゜はと
もに発振を維持した状態で、迭信側から受ｆ３側に対し
て第５図に示すようにシリアルデータとそれに同期した
シリアルクロンクが送られる． 〔発明が解決しようとする課題〕 しかし、従来の技術のノリアルデータ通信方式は、受１
３側が発振を停止した状態では使えないという欠点があ
った。信号線が２本以上必要であるため、例えば電話回
線のように信号線とｉｉ線線を共有化した２本の線を用
いて通信を行うことができないという欠点があった． 本発明の目的は、従って、従来技術における上述の問題
点を解決し、発振停止状態にある受信側Ｉｃに起動をか
けてデータ転送を行う一連の操作を、■本の信号線によ
って行えるようにすることにある． 〔課題を解決するための手段〕 上記目的を達戒するために、本発明ではＩＣに発振イネ
ーブル端子を設け、外部割込入力端子及びシリアルデー
タ入力端子と結線し、さらにシリアルデータ出力端子の
出力に接続されたドライバ回路の出力と電気的に接続し
、信号線とした。さらにデータ転送の際、送信側から受
信側に対して、発振イネーブル信号と同期用割込信号と
データとをこの順序で信号線に乗せるようにした．〔作
用〕 発振停止状態にあるＩＣは発振イネーブルｆε号により
発振を開始する．発振イネーブル信号は外部割込入力端
子にも入力されるから、割込が発生してシステムが起動
し、発振は維持される．次に同期用の割込み信号が人力
されると、システムは一定時間経過後にデータの取込み
を始める．送信側からは丁度このタイミングでデータが
送られてくる．このようにして送信側のデータが受信側
に取込まれる． 〔実施例〕 以下、図面により本発明を詳細に説明する．第１図には
、本発明のシリアルデータ通信方式の結線の一実施例が
示されている． 第１図において、集積回路５の発振イネーブル端子１と
外部割込人力端子２とシリアルデータ人力端子３とドラ
イバ回路７の出力とは互いに接続されて、信号線１７と
なる，｛ｔ号線１７は、他の同一の集積回路５゛の発振
イネーブル端子１゜と外部割込人力端子２”とシリアル
データ入力端子３゛とドライバ回路７゜の出力とに共通
に接続される。
集積回路５から集積回路５゜へデー夕を送信する場合を
考える。集積回路５゛は、ＨＡＬＴモードで発振が停止
しており、シリアルデータ入出力端子３′は入力状態と
なっている。集積回路５は動作状態にある．まず、集積
回路５は、シリアルデータ入出力端子３を出力状態とし
、外部割込入力端子２の割込みをマスクする．この状態
でシリアル出力端子４から発振イネーブル信号を出力す
る．この信号は集積回路５゛の発振イネーブル端子１゛
に送られて発振に起動をかけるとともに、外部割込入力
端子２゛から入力されてシステムに起動をかける．この
ことにより、集積回路５′の発振が維持される．次に、
集積回路５はシリアルデータ出力端子４より同期用割込
み信号を出力する．同期用割込み信号は、集積回路５′
の外部割込入力端子２゜より入力される．この割込みが
入ると、集積回路５゛は外部割込入力端子２゛の割込み
をマスクし、同時に計時を開始する．システムで定めら
れた一定時間Ｔｓｙｎｃが経過すると、集積回路５は内
部クロフクを用いてシリアルデータ入力端子３゛よりシ
リアルデータの取込みを行う．送信側の集積回路５は、
勿論、同期用割込み信号を送出後Ｔｓｙｎｃが経過した
後に、シリアルデータ出力端子４よりシリアルデータの
送出を行う．送信側のデータレートは、受信側の内部ク
ロンクと等しくとる．以上のようにして、１本の信号線
ｌ７を介して発振の起動からデータの送受信までが可能
となる． なお、同期用割込信号及びデータ信号は、集積回路５．
５゛の発振イネープル端子ｌ．１′にも入力されるが、
既に発振を維持した状態であるから何ら問題はない．
第２図に本発明に用いる半導体集積回路の詳細図、第３
図に本発明のシリアルデータ通偉方式のタイミングチャ
ートをそれぞれ示す． 第２図に示した本発明に用いる半導体集積回路は、発振
回路８とＣＰＵコアｌ４とシリアル入出力回路９と周辺
回路１９からなる．発振回路８には発振イネーブル端子
１が接続されており、発振回路８の出力は発振出力｛Ｓ
号線＋１によりＣＰＵコアに入力される．またＣＰＵコ
アからの制御信号は、制御信号線１０を介して発振回路
８に入力される．シリアル入出力回路９とＣＰＵコア１
４とは、複数の制御信号線Ｉ２及びデータパス１３によ
り接続されている．さらに周辺回路１９とＣＰＵコアｌ
４も同様に、複数の制御信号線ｌ５及びデータパスｌ６
により接続されている．図において、同一の端子及び回
路には同一の番号を振り、また、同一図内の同一端子及
び回路には同一番号に ゜（ダッシュ）を付けてその詳
細な説明は省略する． 〔発明の効果〕 本発明によれば、上述の如く１本の信号線で発振の起動
からデータの転送までが行えるため、適当なインターフ
ェースを用いることにより電話口線を介したデータ通信
が可能となる他、発振を停止させるシステムに適用する
ことができるため、システムの消費電力を節約につなが
るという効果がある。
考える。集積回路５゛は、ＨＡＬＴモードで発振が停止
しており、シリアルデータ入出力端子３′は入力状態と
なっている。集積回路５は動作状態にある．まず、集積
回路５は、シリアルデータ入出力端子３を出力状態とし
、外部割込入力端子２の割込みをマスクする．この状態
でシリアル出力端子４から発振イネーブル信号を出力す
る．この信号は集積回路５゛の発振イネーブル端子１゛
に送られて発振に起動をかけるとともに、外部割込入力
端子２゛から入力されてシステムに起動をかける．この
ことにより、集積回路５′の発振が維持される．次に、
集積回路５はシリアルデータ出力端子４より同期用割込
み信号を出力する．同期用割込み信号は、集積回路５′
の外部割込入力端子２゜より入力される．この割込みが
入ると、集積回路５゛は外部割込入力端子２゛の割込み
をマスクし、同時に計時を開始する．システムで定めら
れた一定時間Ｔｓｙｎｃが経過すると、集積回路５は内
部クロフクを用いてシリアルデータ入力端子３゛よりシ
リアルデータの取込みを行う．送信側の集積回路５は、
勿論、同期用割込み信号を送出後Ｔｓｙｎｃが経過した
後に、シリアルデータ出力端子４よりシリアルデータの
送出を行う．送信側のデータレートは、受信側の内部ク
ロンクと等しくとる．以上のようにして、１本の信号線
ｌ７を介して発振の起動からデータの送受信までが可能
となる． なお、同期用割込信号及びデータ信号は、集積回路５．
５゛の発振イネープル端子ｌ．１′にも入力されるが、
既に発振を維持した状態であるから何ら問題はない．
第２図に本発明に用いる半導体集積回路の詳細図、第３
図に本発明のシリアルデータ通偉方式のタイミングチャ
ートをそれぞれ示す． 第２図に示した本発明に用いる半導体集積回路は、発振
回路８とＣＰＵコアｌ４とシリアル入出力回路９と周辺
回路１９からなる．発振回路８には発振イネーブル端子
１が接続されており、発振回路８の出力は発振出力｛Ｓ
号線＋１によりＣＰＵコアに入力される．またＣＰＵコ
アからの制御信号は、制御信号線１０を介して発振回路
８に入力される．シリアル入出力回路９とＣＰＵコア１
４とは、複数の制御信号線Ｉ２及びデータパス１３によ
り接続されている．さらに周辺回路１９とＣＰＵコアｌ
４も同様に、複数の制御信号線ｌ５及びデータパスｌ６
により接続されている．図において、同一の端子及び回
路には同一の番号を振り、また、同一図内の同一端子及
び回路には同一番号に ゜（ダッシュ）を付けてその詳
細な説明は省略する． 〔発明の効果〕 本発明によれば、上述の如く１本の信号線で発振の起動
からデータの転送までが行えるため、適当なインターフ
ェースを用いることにより電話口線を介したデータ通信
が可能となる他、発振を停止させるシステムに適用する
ことができるため、システムの消費電力を節約につなが
るという効果がある。
第１図は本発明のシリアルデータ通借方弐の結線図の一
実施例、第２図は本発明に用いられる半導体集稍回路の
詳細図、第３図は本発明のシリアルデータ通借方弐のタ
イミングチャート、第４図は従来のシリアルデータ通信
方式の結線図、第５図は従来のシリアルデータ通借方弐
のタイごングチャートである． １．１ ・ ２．２ ・ ３ ３“ ・ ４ ４” ・ ５．５゜ ・ ６．６゜ ・ 発振イネーブル端子 外部割込入力端子 シリアルデータ入力端子 シリアルデータ出力端子 集積回路 その他の端子 ・ドライバ回路 ・発振回路 ・シリアル人出力回路 ・制御信号線 ・発振出力信号線 ・制御信号線 ・データパス ・ＣＰＵコア ・制御信号線 ・データパス ・信号線 ・シリアルクロック入出力端子 ・周辺回路 以 上
実施例、第２図は本発明に用いられる半導体集稍回路の
詳細図、第３図は本発明のシリアルデータ通借方弐のタ
イミングチャート、第４図は従来のシリアルデータ通信
方式の結線図、第５図は従来のシリアルデータ通借方弐
のタイごングチャートである． １．１ ・ ２．２ ・ ３ ３“ ・ ４ ４” ・ ５．５゜ ・ ６．６゜ ・ 発振イネーブル端子 外部割込入力端子 シリアルデータ入力端子 シリアルデータ出力端子 集積回路 その他の端子 ・ドライバ回路 ・発振回路 ・シリアル人出力回路 ・制御信号線 ・発振出力信号線 ・制御信号線 ・データパス ・ＣＰＵコア ・制御信号線 ・データパス ・信号線 ・シリアルクロック入出力端子 ・周辺回路 以 上
Claims (1)
- 発振イネーブル端子と外部割込入力端子とシリアルデー
タ入力端子とシリアルデータ出力端子とその他の複数の
端子とを有し、ＨＡＬＴ命令により発振を停止させるこ
とが可能なＣＰＵ内蔵の半導体集積回路と、前記シリア
ルデータ出力端子に接続されたドライバ回路と、前記発
振イネーブル端子と前記外部割込入力端子及び前記シリ
アルデータ入力端子を相互に接続し、かつ前記ドライバ
回路の出力と電気的に接続した信号線とからなり、前記
信号線を他の同様に結線した同一の半導体集積回路の信
号線と電気的に接続し、前記信号線に発振開始信号と同
期用割込信号とデータとをこの順序で乗せることにより
、相互にデータの送受信を行うシリアルデータ通信方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301181A JPH03162040A (ja) | 1989-11-20 | 1989-11-20 | シリアルデータ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301181A JPH03162040A (ja) | 1989-11-20 | 1989-11-20 | シリアルデータ通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162040A true JPH03162040A (ja) | 1991-07-12 |
Family
ID=17893756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301181A Pending JPH03162040A (ja) | 1989-11-20 | 1989-11-20 | シリアルデータ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162040A (ja) |
-
1989
- 1989-11-20 JP JP1301181A patent/JPH03162040A/ja active Pending
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