JPH03166638A - アクセス制御方式 - Google Patents
アクセス制御方式Info
- Publication number
- JPH03166638A JPH03166638A JP30491689A JP30491689A JPH03166638A JP H03166638 A JPH03166638 A JP H03166638A JP 30491689 A JP30491689 A JP 30491689A JP 30491689 A JP30491689 A JP 30491689A JP H03166638 A JPH03166638 A JP H03166638A
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- JP
- Japan
- Prior art keywords
- bus
- access
- common memory
- address
- processing unit
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- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレス制御方式、特に中央処理装置と周辺
制御装置とのアクセス制御方式に関する。
制御装置とのアクセス制御方式に関する。
〔従来の技術］
従来、中央処理装置と周辺制御装置間のアクセス方式は
、アドレス空間を同じにして、データとオーダとを直接
やりとりする直接アクセス方式と、中央処理装置と周辺
制御装置間に、一部アドレス空間を共有した共通メモリ
を置き、この共通メモリ上でデータとオーダとのやりと
りを行う共通メモリアクセス方式とがある。
、アドレス空間を同じにして、データとオーダとを直接
やりとりする直接アクセス方式と、中央処理装置と周辺
制御装置間に、一部アドレス空間を共有した共通メモリ
を置き、この共通メモリ上でデータとオーダとのやりと
りを行う共通メモリアクセス方式とがある。
上述した従来の直接アクセス方式は、アドレス空間が同
一の為、アドレスの割付に制約が生じ、かつ多量のデー
タをやりとりすることで中央処理装置に負荷がかかるの
で、処理能力を低下させるという欠点がある。
一の為、アドレスの割付に制約が生じ、かつ多量のデー
タをやりとりすることで中央処理装置に負荷がかかるの
で、処理能力を低下させるという欠点がある。
また、共通メモリアクセス方式は、中央処理装置が周辺
制御装置を直接アクセスできないために周辺制御装置の
制御が複雑で、かつ共通メモリを経由するので、データ
処理に時間がかかるという欠点がある。
制御装置を直接アクセスできないために周辺制御装置の
制御が複雑で、かつ共通メモリを経由するので、データ
処理に時間がかかるという欠点がある。
本発明の目的は、このような欠点を除去し、処理するデ
ータ量が多い場合は共通メモリアクセス方式で処理し、
データの少ない場合は直接アクセス方式でデータの処理
を行うことのできるアクセス制御方式を提供することに
ある。
ータ量が多い場合は共通メモリアクセス方式で処理し、
データの少ない場合は直接アクセス方式でデータの処理
を行うことのできるアクセス制御方式を提供することに
ある。
本発明のアクセス制御方式は、
バスインタフェース装置に、中央処理装置が周辺制御装
置群をアクセスするためのマツピングレジスタと、中央
処理装置と周辺制御装置の両方からアクセス可能な共通
メモリとを搭載し、共通メモリを介して中央処理装置か
ら周辺制御装置群へのアクセスを可能とする。
置群をアクセスするためのマツピングレジスタと、中央
処理装置と周辺制御装置の両方からアクセス可能な共通
メモリとを搭載し、共通メモリを介して中央処理装置か
ら周辺制御装置群へのアクセスを可能とする。
また本発明は、中央処理装置がローカルバスによりバス
インタフェース装置と接続され、前記ローカルバスが前
記バスインタフェース装置を介して外部バスに接続され
、前記外部バスに周辺制御装置が接続され、前記中央処
理装置と周辺制御装置間との通信の為、前記バスインタ
フェース装置内に共通メモリを有するシステムにおける
アクセス制御方式であって、 前記共通メモリは、共通メモリ空間の一部を外部バスア
クセス用ウィンドウ領域として割り当て、前記バスイン
タフェース装置は、さらにローカルバスアドレスをマッ
ピングするマツピングレジスタを備え、 ローカルバスからのアクセスアドレスが前記ウィンドウ
領域に属する場合に、アドレス上位ビットを前記マツピ
ングレジスタの内容に従ってマッピングして外部バスに
出力し、前記外部バスからのアクセス時にはマッピング
を行わずに前記共通メモリのアドレス空間に従ってメモ
リアクセスすることを有することを特徴とする。
インタフェース装置と接続され、前記ローカルバスが前
記バスインタフェース装置を介して外部バスに接続され
、前記外部バスに周辺制御装置が接続され、前記中央処
理装置と周辺制御装置間との通信の為、前記バスインタ
フェース装置内に共通メモリを有するシステムにおける
アクセス制御方式であって、 前記共通メモリは、共通メモリ空間の一部を外部バスア
クセス用ウィンドウ領域として割り当て、前記バスイン
タフェース装置は、さらにローカルバスアドレスをマッ
ピングするマツピングレジスタを備え、 ローカルバスからのアクセスアドレスが前記ウィンドウ
領域に属する場合に、アドレス上位ビットを前記マツピ
ングレジスタの内容に従ってマッピングして外部バスに
出力し、前記外部バスからのアクセス時にはマッピング
を行わずに前記共通メモリのアドレス空間に従ってメモ
リアクセスすることを有することを特徴とする。
前記バスインタフェース装置は、さらに、ローカルバス
に接続されたローカル入出力バッファと、外部バスに接
続された外部入出力バッファとを備え、これら入出力バ
ッファを接続するデータ信号線およびアドレス信号線に
、前記共通メモリおよび前記マツピングレジスタがそれ
ぞれ接続されている。
に接続されたローカル入出力バッファと、外部バスに接
続された外部入出力バッファとを備え、これら入出力バ
ッファを接続するデータ信号線およびアドレス信号線に
、前記共通メモリおよび前記マツピングレジスタがそれ
ぞれ接続されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第ｌ図は本発明の一実施例のブロック図である。
ローカルバス４０には、中央処理装置１０と、ローカル
メモリ２０とが接続され、外部バス６０には周辺制御装
置群５０〜５ｌが接続され、ローカルバス４０と外部バ
ス６０とは、これらをインタフェースするバスインタフ
ェース装置３０によって接続されている。
メモリ２０とが接続され、外部バス６０には周辺制御装
置群５０〜５ｌが接続され、ローカルバス４０と外部バ
ス６０とは、これらをインタフェースするバスインタフ
ェース装置３０によって接続されている。
第２図は、第１図のバスインタフェース装置３０の構戒
を示すブロック図である。このバスインタフェース装置
３０は、ローカルバス４０に接続されたローカル人出カ
バッファ１００と、ローカルバスアクセスをマッピング
するマツピングレジスタ１０１と、中央処理装置１０と
周辺制御装置５０〜５ｌの両方からアクセス可能な共通
メモリ１０２と、外部バス６０に接続された外部入出力
バッファ１０３とから構戒されている。入出力バッファ
１００， １０３を接続するデータ信号線およびアドレ
ス信号線に、共通メモリ１０２およびマツピングレジス
タ１０１がそれぞれ接続されている。
を示すブロック図である。このバスインタフェース装置
３０は、ローカルバス４０に接続されたローカル人出カ
バッファ１００と、ローカルバスアクセスをマッピング
するマツピングレジスタ１０１と、中央処理装置１０と
周辺制御装置５０〜５ｌの両方からアクセス可能な共通
メモリ１０２と、外部バス６０に接続された外部入出力
バッファ１０３とから構戒されている。入出力バッファ
１００， １０３を接続するデータ信号線およびアドレ
ス信号線に、共通メモリ１０２およびマツピングレジス
タ１０１がそれぞれ接続されている。
本実施例のアクセス制御方式は、中央処理装置１０が周
辺制御装置群５０〜５１をアクセスするためのマツピン
グレジスタ１０１と、中央処理装置と周辺制御装置の両
方からアクセス可能な共通メモリ１０２とをバスインタ
フェース装置３０に搭載し、共通メモリ１０２を介して
周辺制御装置群５０〜５１へのアクセスを可能とするも
のであり、共通メモリ空間の一部を外部バスアクセス用
ウィンドウ領域として割り当て、ローカルバス４０から
のアクセスアドレスがウィンドウ領域に属する場合に、
アドレス上位４ビットをマツピングレジスタｌｏｔの内
容に従ってマッピングして外部バス６０に出力し、外部
バス６０からのアクセス時にはマンビングを行わずに共
通メモリ１０２のアドレス空間に従ってメモリアクセス
する。
辺制御装置群５０〜５１をアクセスするためのマツピン
グレジスタ１０１と、中央処理装置と周辺制御装置の両
方からアクセス可能な共通メモリ１０２とをバスインタ
フェース装置３０に搭載し、共通メモリ１０２を介して
周辺制御装置群５０〜５１へのアクセスを可能とするも
のであり、共通メモリ空間の一部を外部バスアクセス用
ウィンドウ領域として割り当て、ローカルバス４０から
のアクセスアドレスがウィンドウ領域に属する場合に、
アドレス上位４ビットをマツピングレジスタｌｏｔの内
容に従ってマッピングして外部バス６０に出力し、外部
バス６０からのアクセス時にはマンビングを行わずに共
通メモリ１０２のアドレス空間に従ってメモリアクセス
する。
第３図は、ローカルバスアドレス空間と外部バスアドレ
ス空間との対応の一例を示す図である。
ス空間との対応の一例を示す図である。
この例では、ローカルバス４０より共通メモリ１０２を
ローカルバスアドレス４ＸＸＸＸ〜６ＸＸＸＸの値でア
クセスできる。また、外部バス６０より共通メモリ１０
２を外部バスアドレスＯ〜２ＸＸＸＸでアクセス可能で
ある。
ローカルバスアドレス４ＸＸＸＸ〜６ＸＸＸＸの値でア
クセスできる。また、外部バス６０より共通メモリ１０
２を外部バスアドレスＯ〜２ＸＸＸＸでアクセス可能で
ある。
また前述したように、共通メモリ空間の一部は、外部バ
スアクセス用ウィンドウエリアとして割り当てられ、ロ
ーカルバスアドレス７ＸＸＸＸで外部バスウィンドウ領
域をアクセスできる。ここでいう外部バスウィンドウ領
域とは、外部バスアドレスの共通メモリエリアと外部バ
スウィンドウエリアのアドレス空間を除いた空間（外部
バスアドレス４００００−ＦＯＯＯＯ）である。この外
部バスアドレス４００００〜ＦＯＯＯＯが周辺制御装置
群５０〜５１へのアクセスアドレスとなる。
スアクセス用ウィンドウエリアとして割り当てられ、ロ
ーカルバスアドレス７ＸＸＸＸで外部バスウィンドウ領
域をアクセスできる。ここでいう外部バスウィンドウ領
域とは、外部バスアドレスの共通メモリエリアと外部バ
スウィンドウエリアのアドレス空間を除いた空間（外部
バスアドレス４００００−ＦＯＯＯＯ）である。この外
部バスアドレス４００００〜ＦＯＯＯＯが周辺制御装置
群５０〜５１へのアクセスアドレスとなる。
次に、本実施例の動作を説明する。
処理するデータ量が多い場合は共通メモリアクセス方式
を使うが、中央処理装置ＩＯからは、ローカルバス４０
およびローカル入出力バッファ１００ヲ経て、アドレス
１０５とデータ１０４が入力され、共通メモリ１０２を
ローカルバスアドレス４ＸＸＸＸ〜６ＸＸＸＸでアクセ
スする。また周辺制御装置群５０〜５ｌからは、外部バ
ス６０および外部人出カバッファ１０３を経て、アドレ
ス１０５とデータ１０４が人力され、共通メモリ１０２
を外部バスアドレス０〜２ＸＸＸＸでアクセスする。こ
のようにして、共通メモリ上でデータやオーダのやりと
りを行う。
を使うが、中央処理装置ＩＯからは、ローカルバス４０
およびローカル入出力バッファ１００ヲ経て、アドレス
１０５とデータ１０４が入力され、共通メモリ１０２を
ローカルバスアドレス４ＸＸＸＸ〜６ＸＸＸＸでアクセ
スする。また周辺制御装置群５０〜５ｌからは、外部バ
ス６０および外部人出カバッファ１０３を経て、アドレ
ス１０５とデータ１０４が人力され、共通メモリ１０２
を外部バスアドレス０〜２ＸＸＸＸでアクセスする。こ
のようにして、共通メモリ上でデータやオーダのやりと
りを行う。
逆に、データ量が少ない場合には直接アクセス方式を使
用するが、中央処理装置４０からローカルバスアドレス
７ＸＸＸＸを人力すると、ローカルバスアドレスマッピ
ング用のマツピングレジスタ１０１で、外部バスアドレ
スの上位４ビットを０〜Ｆの値にマッピングして、外部
バスウィンドウ領域（外部バスアドレス４００００〜Ｆ
ＯＯＯＯ）をアクセスできる。このアドレスが周辺制御
装置へのアクセスアドレスとなる。
用するが、中央処理装置４０からローカルバスアドレス
７ＸＸＸＸを人力すると、ローカルバスアドレスマッピ
ング用のマツピングレジスタ１０１で、外部バスアドレ
スの上位４ビットを０〜Ｆの値にマッピングして、外部
バスウィンドウ領域（外部バスアドレス４００００〜Ｆ
ＯＯＯＯ）をアクセスできる。このアドレスが周辺制御
装置へのアクセスアドレスとなる。
さらに、このマツビングレジスタ１０１に０〜２の値を
セットして、ローカルバスアドレス７ＸＸＸＸをアクセ
スすることにより共通メモリのアクセスが可能となり、
マツピングレジスタのテストが容易にできるとともに、
外部バスの診断が可能となる。
セットして、ローカルバスアドレス７ＸＸＸＸをアクセ
スすることにより共通メモリのアクセスが可能となり、
マツピングレジスタのテストが容易にできるとともに、
外部バスの診断が可能となる。
以上説明したように本発明は、従来の直接アクセス方式
と共通メモリアクセス方式の両方の機能を備えているた
め、処理するデータ量が多い場合は共通メモリアクセス
方式を使って処理し、データの少ない場合は直接アクセ
ス方式でデータの処理を行うなど、その時の状況に応じ
て方式を選択できるので、それぞれの方式の欠点を改善
して効果的な処理が可能となり、中央処理装置にかかる
負荷を減らし、処理能力を向上でき、データ処理時間の
短縮ができるという効果がある。
と共通メモリアクセス方式の両方の機能を備えているた
め、処理するデータ量が多い場合は共通メモリアクセス
方式を使って処理し、データの少ない場合は直接アクセ
ス方式でデータの処理を行うなど、その時の状況に応じ
て方式を選択できるので、それぞれの方式の欠点を改善
して効果的な処理が可能となり、中央処理装置にかかる
負荷を減らし、処理能力を向上でき、データ処理時間の
短縮ができるという効果がある。
また、マンピングレジスタ０〜２をセットすることによ
り、外部バスを介して共通メモリのアクセスができるの
で、マツピングレジスタのテストが容易にできるととも
に、外部バスの診断が可能となるという効果がある。
り、外部バスを介して共通メモリのアクセスができるの
で、マツピングレジスタのテストが容易にできるととも
に、外部バスの診断が可能となるという効果がある。
第１図は、本発明の一実施例を示すブロック図、第２図
は、バスインタフェース装置のブロック図、 第３図は、ローカルバスアドレスと外部バスアドレスの
対応を示した図である。 １０・・・・・中央処理装置 ２０・・・・・ローカルメモリ ３０・・・・・バスインタフェース装置４０・・・・・
ローカルバス ５０〜５１・・・周辺制御装置群 ６０・・・・・外部バス ｌ００ ・・・・ローカル入出力バッファ１０１
・・・・マツピングレジスタ１０２ ・・・・共通メ
モリ
は、バスインタフェース装置のブロック図、 第３図は、ローカルバスアドレスと外部バスアドレスの
対応を示した図である。 １０・・・・・中央処理装置 ２０・・・・・ローカルメモリ ３０・・・・・バスインタフェース装置４０・・・・・
ローカルバス ５０〜５１・・・周辺制御装置群 ６０・・・・・外部バス ｌ００ ・・・・ローカル入出力バッファ１０１
・・・・マツピングレジスタ１０２ ・・・・共通メ
モリ
Claims (3)
- （１）バスインタフェース装置に、中央処理装置が周辺
制御装置群をアクセスするためのマッピングレジスタと
、中央処理装置と周辺制御装置の両方からアクセス可能
な共通メモリとを搭載し、共通メモリを介して中央処理
装置から周辺制御装置群へのアクセスを可能とするアク
セス制御方式。 - （２）中央処理装置がローカルバスによりバスインタフ
ェース装置と接続され、前記ローカルバスが前記バスイ
ンタフェース装置を介して外部バスに接続され、前記外
部バスに周辺制御装置が接続され、前記中央処理装置と
周辺制御装置間との通信の為、前記バスインタフェース
装置内に共通メモリを有するシステムにおけるアクセス
制御方式であって、 前記共通メモリは、共通メモリ空間の一部を外部バスア
クセス用ウィンドウ領域として割り当て、前記バスイン
タフェース装置は、さらにローカルバスアドレスをマッ
ピングするマッピングレジスタを備え、 ローカルバスからのアクセスアドレスが前記ウィンドウ
領域に属する場合に、アドレス上位ビットを前記マッピ
ングレジスタの内容に従ってマッピングして外部バスに
出力し、前記外部バスからのアクセス時にはマッピング
を行わずに前記共通メモリのアドレス空間に従ってメモ
リアクセスすることを有することを特徴とするアクセス
制御方式。 - （３）前記バスインタフェース装置は、さらに、ローカ
ルバスに接続されたローカル入出力バッファと、外部バ
スに接続された外部入出力バッファとを備え、これら入
出力バッファを接続するデータ信号線およびアドレス信
号線に、前記共通メモリおよび前記マッピングレジスタ
がそれぞれ接続されていることを特徴とする請求項２記
載のアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491689A JPH03166638A (ja) | 1989-11-27 | 1989-11-27 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30491689A JPH03166638A (ja) | 1989-11-27 | 1989-11-27 | アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03166638A true JPH03166638A (ja) | 1991-07-18 |
Family
ID=17938850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30491689A Pending JPH03166638A (ja) | 1989-11-27 | 1989-11-27 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03166638A (ja) |
-
1989
- 1989-11-27 JP JP30491689A patent/JPH03166638A/ja active Pending
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