JPH031675B2 - - Google Patents
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- JPH031675B2 JPH031675B2 JP60161505A JP16150585A JPH031675B2 JP H031675 B2 JPH031675 B2 JP H031675B2 JP 60161505 A JP60161505 A JP 60161505A JP 16150585 A JP16150585 A JP 16150585A JP H031675 B2 JPH031675 B2 JP H031675B2
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- JP
- Japan
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- display
- control data
- crt
- flat panel
- control
- Prior art date
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- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 102100029968 Calreticulin Human genes 0.000 description 1
- 101100326671 Homo sapiens CALR gene Proteins 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はCRTデイスプレイ及びフラツトパネ
ルデイスプレイを制御対象とした表示制御装置に
関する。
ルデイスプレイを制御対象とした表示制御装置に
関する。
［発明の技術的背景とその問題点］
最近、CRT（Cathode Ray Tube）デイスプレ
イと同等の解像度を持つLCD（Liquid Crystai
Display）、PDP（Plasma Display Panel）、ELD
（Electro Luminescent Display）等の各種のフ
ラツトパネルデイスプレイが開発され、パーソナ
ルコンピユータをはじめとする各種の情報処理機
器に使用されている。しかしながら、CRTデイ
スプレイと上記したフラツトパネルデイスプレイ
とでは、その表示制御が基本的に異なる。
イと同等の解像度を持つLCD（Liquid Crystai
Display）、PDP（Plasma Display Panel）、ELD
（Electro Luminescent Display）等の各種のフ
ラツトパネルデイスプレイが開発され、パーソナ
ルコンピユータをはじめとする各種の情報処理機
器に使用されている。しかしながら、CRTデイ
スプレイと上記したフラツトパネルデイスプレイ
とでは、その表示制御が基本的に異なる。
従来の情報処理機器では、一般にCRTデイス
プレイを使用しているため、OS（Operating
System）、BIOS（Basic Ｉ／Ｏ System）、アプ
リケーシヨンパツケージ等のソフトウエアがすべ
てCRTデイスプレイ用に作られている。
プレイを使用しているため、OS（Operating
System）、BIOS（Basic Ｉ／Ｏ System）、アプ
リケーシヨンパツケージ等のソフトウエアがすべ
てCRTデイスプレイ用に作られている。
新規に開発される機器にフラツトパネルデイス
プレイを使用する場合、それらのソフトウエアを
フラツトパネルデイスプレイ用に修正しなければ
ならない。従つてソフトウエアの互換性がなくな
る。
プレイを使用する場合、それらのソフトウエアを
フラツトパネルデイスプレイ用に修正しなければ
ならない。従つてソフトウエアの互換性がなくな
る。
そこで上記ソフトウエアの互換性を維持する手
段として、従来では、第２図に示すようなバツフ
アメモリ（Buffer Memory）方式が使用されて
いた。
段として、従来では、第２図に示すようなバツフ
アメモリ（Buffer Memory）方式が使用されて
いた。
しかしながら、上記第２図に示すバツフアメモ
リ方式は、CRTデイスプレイ用の通常のビデオ
メモリ（Ｖ−RAM）03の他に、上記ビデオメモ
リ03と略同画面分の容量を持つフラツトパネルデ
イスプレイ用のバツフアメモリ（BM）06が必要
となり、更に、このバツフアメモリ06を制御対象
となるフラツトパネルデイスプレイに固有のタイ
ミングでアクセス制御し、フラツトパネルデイス
プレイ用のビデオ信号を得るフラツトパネルデイ
スプレイコントローラ（FPDC）07が必要とな
る。尚、図中、01はCPUバス、02はCRTコント
ローラ（CRTC；6845相当）、04はキヤラクタジ
エネレータ（CG）、05はタイミング発生回路を含
むアトリビユート処理回路である。このようなこ
とから従来では、大幅なコストアツプを招き、
又、実装スペースが大きくなるという欠点があつ
た。
リ方式は、CRTデイスプレイ用の通常のビデオ
メモリ（Ｖ−RAM）03の他に、上記ビデオメモ
リ03と略同画面分の容量を持つフラツトパネルデ
イスプレイ用のバツフアメモリ（BM）06が必要
となり、更に、このバツフアメモリ06を制御対象
となるフラツトパネルデイスプレイに固有のタイ
ミングでアクセス制御し、フラツトパネルデイス
プレイ用のビデオ信号を得るフラツトパネルデイ
スプレイコントローラ（FPDC）07が必要とな
る。尚、図中、01はCPUバス、02はCRTコント
ローラ（CRTC；6845相当）、04はキヤラクタジ
エネレータ（CG）、05はタイミング発生回路を含
むアトリビユート処理回路である。このようなこ
とから従来では、大幅なコストアツプを招き、
又、実装スペースが大きくなるという欠点があつ
た。
［発明の目的］
本発明は上記実情に鑑みなされたもので、従来
のCRTデイスプレイ用ソフトウエアの互換性を
維持し、かつビデオメモリ等のハードウエアを共
通化した簡単かつ安価な構成にて、CRTデイス
プレイ、及びフラツトパネルデイスプレイをサポ
ートすることのできるようにした表示制御回路を
提供することを目的とする。
のCRTデイスプレイ用ソフトウエアの互換性を
維持し、かつビデオメモリ等のハードウエアを共
通化した簡単かつ安価な構成にて、CRTデイス
プレイ、及びフラツトパネルデイスプレイをサポ
ートすることのできるようにした表示制御回路を
提供することを目的とする。
［発明の概要］
本発明は、CRTデイスプレイ及びフラツトパ
ネルデイスプレイを制御対象とした表示制御装置
に於いて、CRTデイスプレイの制御データを接
続対象となるフラツトパネルデイスプレイの制御
データに変換する制御データ変換回路と、上記
CRTデイスプレイの制御データ又はフラツトパ
ネルデイスプレイの制御データを選択的に受けて
同制御データに従い上記各デイスプレイに共通の
ビデオメモリをアクセス制御するメモリ制御回路
と、上記CRTデイスプレイ制御データ又はフラ
ツトパネルデイスプレイ制御データを選択的に受
けて同制御データに従いCRTデイスプレイ又は
フラツトパネルデイスプレイを表示制御する表示
制御回路とを備えて、従来のCRTデイスプレイ
用ソフトウエアの互換性を維持しつつ、ビデオメ
モリ等のハードウエアを共通化できる構成とした
もので、これにより、簡単かつ安価な構成にて、 CRTデイスプレイ、及びフラツトパネルデイ
スプレイをサポートすることができる。
ネルデイスプレイを制御対象とした表示制御装置
に於いて、CRTデイスプレイの制御データを接
続対象となるフラツトパネルデイスプレイの制御
データに変換する制御データ変換回路と、上記
CRTデイスプレイの制御データ又はフラツトパ
ネルデイスプレイの制御データを選択的に受けて
同制御データに従い上記各デイスプレイに共通の
ビデオメモリをアクセス制御するメモリ制御回路
と、上記CRTデイスプレイ制御データ又はフラ
ツトパネルデイスプレイ制御データを選択的に受
けて同制御データに従いCRTデイスプレイ又は
フラツトパネルデイスプレイを表示制御する表示
制御回路とを備えて、従来のCRTデイスプレイ
用ソフトウエアの互換性を維持しつつ、ビデオメ
モリ等のハードウエアを共通化できる構成とした
もので、これにより、簡単かつ安価な構成にて、 CRTデイスプレイ、及びフラツトパネルデイ
スプレイをサポートすることができる。
［発明の実施例］
以下第１図を参照して本発明の一実施例を説明
する。第１図に於いて、１はCPUバスであり、
２は本発明の要旨とするところの表示制御装置を
実現したゲートアレイ（GA）である。３は上記
ゲートアレイ２により構成された表示制御装置の
制御の下にCRTデイスプレイの表示データ、又
はフラツトパネルデイスプレイの表示データを選
択的に貯え、それぞれ上記デイスプレイモードに
応じたタイミングで読出し制御される上記各デイ
スプレイに共通のビデオメモリ（Ｖ−RAM）で
ある。４はビデオメモリ３より読出されたキヤラ
クタコードに従うキヤラクタパターンデータを発
生するキヤラクタジエネレータ（CG）である。
する。第１図に於いて、１はCPUバスであり、
２は本発明の要旨とするところの表示制御装置を
実現したゲートアレイ（GA）である。３は上記
ゲートアレイ２により構成された表示制御装置の
制御の下にCRTデイスプレイの表示データ、又
はフラツトパネルデイスプレイの表示データを選
択的に貯え、それぞれ上記デイスプレイモードに
応じたタイミングで読出し制御される上記各デイ
スプレイに共通のビデオメモリ（Ｖ−RAM）で
ある。４はビデオメモリ３より読出されたキヤラ
クタコードに従うキヤラクタパターンデータを発
生するキヤラクタジエネレータ（CG）である。
２１乃至２７はそれぞれ上記ゲートアレイ２の
内部に設けられた表示制御装置の構成要素であ
る。このうち、２１はCPUバス１を介してCPU
より受けた、水平総文字数、水平同期位置、垂直
総文字数、垂直同期位置等を含むCRTデイスプ
レイ用制御データを保持するCRT制御データレ
ジスタ２１（CCDR）である。２２はこの制御デ
ータレジスタ２１に貯えられたCRTデイスプレ
イ用制御データを接続対象となるフラツトパネル
デイスプレイ用の制御データに変換する制御デー
タ変換回路（CD−CONV）である。
内部に設けられた表示制御装置の構成要素であ
る。このうち、２１はCPUバス１を介してCPU
より受けた、水平総文字数、水平同期位置、垂直
総文字数、垂直同期位置等を含むCRTデイスプ
レイ用制御データを保持するCRT制御データレ
ジスタ２１（CCDR）である。２２はこの制御デ
ータレジスタ２１に貯えられたCRTデイスプレ
イ用制御データを接続対象となるフラツトパネル
デイスプレイ用の制御データに変換する制御デー
タ変換回路（CD−CONV）である。
２３及び２４はそれぞれオペレータの操作指示
に従うデイスプレイセレクト信号（Ｄ−SEL）に
より、上記CRT制御データレジスタ２１に貯え
られたCRTデイスプレイ用制御データ、又は制
御データ変換回路２２より得られるフラツトパネ
ルデイスプレイ用制御データの何れか一方を選択
する制御データ選択回路である。
に従うデイスプレイセレクト信号（Ｄ−SEL）に
より、上記CRT制御データレジスタ２１に貯え
られたCRTデイスプレイ用制御データ、又は制
御データ変換回路２２より得られるフラツトパネ
ルデイスプレイ用制御データの何れか一方を選択
する制御データ選択回路である。
２５は上記制御データ選択回路２３で選択され
た制御データをもとにビデオメモリ３、及びキヤ
ラクタジエネレータ４のアドレス生成、及びタイ
ミング制御を行なうメモリ制御回路（Ｍ−CTL）
である。
た制御データをもとにビデオメモリ３、及びキヤ
ラクタジエネレータ４のアドレス生成、及びタイ
ミング制御を行なうメモリ制御回路（Ｍ−CTL）
である。
２６はビデオメモリ３より読出されるアトリビ
ユート情報、及びキヤラクタジエネレータ４より
発生されるキヤラクタパターンデータをもとに表
示データを生成するアトリビユート処理回路
（ATT）である。
ユート情報、及びキヤラクタジエネレータ４より
発生されるキヤラクタパターンデータをもとに表
示データを生成するアトリビユート処理回路
（ATT）である。
２７はアトリビユート処理回路２６より出力さ
れた表示データを制御データ選択回路２４で選択
された制御データに従うCRTデイスプレイ用の
表示タイミング制御、又はフラツトパネルデイス
プレイ用の表示タイミングで表示出力制御するデ
イスプレイ制御回路（DIS−CTL）である。
れた表示データを制御データ選択回路２４で選択
された制御データに従うCRTデイスプレイ用の
表示タイミング制御、又はフラツトパネルデイス
プレイ用の表示タイミングで表示出力制御するデ
イスプレイ制御回路（DIS−CTL）である。
尚、ここではビデオメモリ３へのデータ書込み
ラインを省略して示している。
ラインを省略して示している。
ここで一実施例の動作を説明する。
キヤラクタ表示出力時に於いて、CPUはCPU
バス１を介してCRTデイスプレイ用の制御デー
タをCRT制御データレジスタ２１にセツトする。
バス１を介してCRTデイスプレイ用の制御デー
タをCRT制御データレジスタ２１にセツトする。
このCRT制御データレジスタ２１に貯えられ
たCRTデイスプレイ用の制御データは、外部よ
り与えられるデイスプレイセレクト信号（Ｄ−
SEL）によつて選択的にフラツトパネルデイスプ
レイの制御データに変換された後、メモリ制御回
路２５及びアトリビユート処理回路２６に与えら
れる。即ち、CRT制御データレジスタ２１に貯
えられたCRTデイスプレイ用制御データは制御
データ変換回路２２に供給されて、接続対象とな
るフラツトパネルデイスプレイ用の制御データに
変換された後、上記CRT制御データレジスタ２
１に貯えられたCRTデイスプレイ用制御データ
と共に被選択データとして制御データ選択回路２
３，２４に供給され、その何れか一方の制御デー
タが上記デイスプレイセレクト信号（Ｄ−SEL）
に従い選択されてメモリ制御回路２５及びデイス
プレイ制御回路２７に与えられる。
たCRTデイスプレイ用の制御データは、外部よ
り与えられるデイスプレイセレクト信号（Ｄ−
SEL）によつて選択的にフラツトパネルデイスプ
レイの制御データに変換された後、メモリ制御回
路２５及びアトリビユート処理回路２６に与えら
れる。即ち、CRT制御データレジスタ２１に貯
えられたCRTデイスプレイ用制御データは制御
データ変換回路２２に供給されて、接続対象とな
るフラツトパネルデイスプレイ用の制御データに
変換された後、上記CRT制御データレジスタ２
１に貯えられたCRTデイスプレイ用制御データ
と共に被選択データとして制御データ選択回路２
３，２４に供給され、その何れか一方の制御デー
タが上記デイスプレイセレクト信号（Ｄ−SEL）
に従い選択されてメモリ制御回路２５及びデイス
プレイ制御回路２７に与えられる。
ここで、制御データ選択回路２３，２４が、デ
イスプレイセレクト信号（Ｄ−SEL）に従い、制
御データ変換回路２２により変換されたフラツト
パネルデイスプレイ用の制御データを選択した際
は、メモリ制御回路２５より同制御データに従う
フラツトパネルデイスプレイコントロールタイミ
ングにてビデオメモリアドレス（リフレツシユメ
モリアドレス）、ラスタアドレス等が生成され、
これに伴いビデオメモリ３、及びキヤラクタジエ
ネレータ４がリードアクセス制御される。そして
ビデオメモリ３より読出されたキヤラクタコード
がキヤラクタジエネレータ４に与えられ、同じく
ビデオメモリ３より読出されたアトリビユート情
報がキヤラクタジエネレータ４より読出されたパ
ターンデータとともにアトリビユート処理回路２
６に与えられて、上記パターンデータがアトリビ
ユート処理され、デイスプレイ制御回路２７のフ
ラツトパネルデイスプレイのタイミングコントロ
ールでフラツトパネル表示データとして図示しな
いフラツトパネルデイスプレイ装置に送られる。
イスプレイセレクト信号（Ｄ−SEL）に従い、制
御データ変換回路２２により変換されたフラツト
パネルデイスプレイ用の制御データを選択した際
は、メモリ制御回路２５より同制御データに従う
フラツトパネルデイスプレイコントロールタイミ
ングにてビデオメモリアドレス（リフレツシユメ
モリアドレス）、ラスタアドレス等が生成され、
これに伴いビデオメモリ３、及びキヤラクタジエ
ネレータ４がリードアクセス制御される。そして
ビデオメモリ３より読出されたキヤラクタコード
がキヤラクタジエネレータ４に与えられ、同じく
ビデオメモリ３より読出されたアトリビユート情
報がキヤラクタジエネレータ４より読出されたパ
ターンデータとともにアトリビユート処理回路２
６に与えられて、上記パターンデータがアトリビ
ユート処理され、デイスプレイ制御回路２７のフ
ラツトパネルデイスプレイのタイミングコントロ
ールでフラツトパネル表示データとして図示しな
いフラツトパネルデイスプレイ装置に送られる。
又、上記制御データ選択回路２３，２４が、デ
イスプレイセレクト信号（Ｄ−SEL）に従い、
CRT制御データレジスタ２１に貯えられたCRT
デイスプレイ用の制御データを選択した際は、メ
モリ制御回路２５より同制御データに従うCRT
デイスプレイコントロールタイミングにてビデオ
メモリアドレス、ラスタアドレス等が生成され、
これに伴いビデオメモリ３、及びキヤラクタジエ
ネレータ４がリードアクセス制御される。そして
ビデオメモリ３より読出されたキヤラクタコード
がキヤラクタジエネレータ４に与えられ、同じく
ビデオメモリ３より読出されたアトリビユート情
報がキヤラクタジエネレータ４より読出されたパ
ターンデータとともにアトリビユート処理回路２
６に与えられて、上記パターンデータがアトリビ
ユート処理され、デイスプレイ制御回路２７の
CRTデイスプレイのタイミングコントロールで
CRT表示データとして図示しないCRTデイスプ
レイ装置に送られる。
イスプレイセレクト信号（Ｄ−SEL）に従い、
CRT制御データレジスタ２１に貯えられたCRT
デイスプレイ用の制御データを選択した際は、メ
モリ制御回路２５より同制御データに従うCRT
デイスプレイコントロールタイミングにてビデオ
メモリアドレス、ラスタアドレス等が生成され、
これに伴いビデオメモリ３、及びキヤラクタジエ
ネレータ４がリードアクセス制御される。そして
ビデオメモリ３より読出されたキヤラクタコード
がキヤラクタジエネレータ４に与えられ、同じく
ビデオメモリ３より読出されたアトリビユート情
報がキヤラクタジエネレータ４より読出されたパ
ターンデータとともにアトリビユート処理回路２
６に与えられて、上記パターンデータがアトリビ
ユート処理され、デイスプレイ制御回路２７の
CRTデイスプレイのタイミングコントロールで
CRT表示データとして図示しないCRTデイスプ
レイ装置に送られる。
上述したような構成としたことにより、既存の
CRTデイスプレイ用ソフトウエアにより、制御
の全く異なるフラツトパネルデイスプレイを表示
制御できる。又、フラツトパネルデイスプレイに
固有のビデオメモリを用意することなく、ビデオ
メモリをCRTデイスプレイとフラツトパネルデ
イスプレイとで共用できる。又、CRTデイスプ
レイの制御とフラツトパネルデイスプレイの制御
をそれぞれ共通の回路素子（ここではゲートアレ
イ）で行なうことができる。
CRTデイスプレイ用ソフトウエアにより、制御
の全く異なるフラツトパネルデイスプレイを表示
制御できる。又、フラツトパネルデイスプレイに
固有のビデオメモリを用意することなく、ビデオ
メモリをCRTデイスプレイとフラツトパネルデ
イスプレイとで共用できる。又、CRTデイスプ
レイの制御とフラツトパネルデイスプレイの制御
をそれぞれ共通の回路素子（ここではゲートアレ
イ）で行なうことができる。
尚、上記した実施例では、説明を分り易くする
ため、外部のデイスプレイセレクト信号（Ｄ−
SEL）により、制御データ選択回路２３，２４を
切換制御してデイスプレイ制御データを選択する
構成としているが、これに限らず、例えば上記制
御データ選択回路２３，２４を不要にし、上記デ
イスプレイセレクト信号により制御データ変換回
路２２を選択的にイネーブルにして制御データレ
ジスタ２１の内容を制御データ変換回路２２によ
り変換されたフラツトパネルデイスプレイ用の制
御データに書き換える構成とすることも可能であ
る。
ため、外部のデイスプレイセレクト信号（Ｄ−
SEL）により、制御データ選択回路２３，２４を
切換制御してデイスプレイ制御データを選択する
構成としているが、これに限らず、例えば上記制
御データ選択回路２３，２４を不要にし、上記デ
イスプレイセレクト信号により制御データ変換回
路２２を選択的にイネーブルにして制御データレ
ジスタ２１の内容を制御データ変換回路２２によ
り変換されたフラツトパネルデイスプレイ用の制
御データに書き換える構成とすることも可能であ
る。
［発明の効果］
以上詳記したように本発明によれば、CRTデ
イスプレイ及びフラツトパネルデイスプレイを制
御対象とした表示制御装置に於いて、CRTデイ
スプレイの制御データを接続対象となるフラツト
パネルデイスプレイの制御データに変換する制御
データ変換回路と、上記CRTデイスプレイの制
御データ又はフラツトパネルデイスプレイの制御
データを選択的に受けて同制御データに従い上記
各デイスプレイに共通のビデオメモリをアクセス
制御するメモリ制御回路と、上記CRTデイスプ
レイ制御データ又はフラツトパネルデイスプレイ
制御データを選択的に受けて同制御データに従い
CRTデイスプレイ又はフラツトパネルデイスプ
レイを表示制御する表示制御回路とを備えて、従
来のCRTデイスプレイ用ソフトウエアの互換性
を維持しつつ、ビデオメモリ等のハードウエアを
共通化できる構成としたことにより、簡単かつ安
価な構成にて、CRTデイスプレイ、及びフラツ
トパネルデイスプレイをサポートすることができ
る。
イスプレイ及びフラツトパネルデイスプレイを制
御対象とした表示制御装置に於いて、CRTデイ
スプレイの制御データを接続対象となるフラツト
パネルデイスプレイの制御データに変換する制御
データ変換回路と、上記CRTデイスプレイの制
御データ又はフラツトパネルデイスプレイの制御
データを選択的に受けて同制御データに従い上記
各デイスプレイに共通のビデオメモリをアクセス
制御するメモリ制御回路と、上記CRTデイスプ
レイ制御データ又はフラツトパネルデイスプレイ
制御データを選択的に受けて同制御データに従い
CRTデイスプレイ又はフラツトパネルデイスプ
レイを表示制御する表示制御回路とを備えて、従
来のCRTデイスプレイ用ソフトウエアの互換性
を維持しつつ、ビデオメモリ等のハードウエアを
共通化できる構成としたことにより、簡単かつ安
価な構成にて、CRTデイスプレイ、及びフラツ
トパネルデイスプレイをサポートすることができ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図は従来の構成を示すブロツク図である。 １……CPUバス、２……ゲートアレイ（GA）、
３……ビデオメモリ（Ｖ−RAM）、４……キヤ
ラクタジエネレータ（CG）、２１……CRT制御
データレジスタ（CCDR）、２２……制御データ
変換回路（CD−CONV）、２３，２４……制御
データ選択回路、２５……メモリ制御回路（Ｍ−
CTL）、２６……アトリビユート処理回路
（ATT）、２７……デイスプレイ制御回路（DIS
−CTL）。
第２図は従来の構成を示すブロツク図である。 １……CPUバス、２……ゲートアレイ（GA）、
３……ビデオメモリ（Ｖ−RAM）、４……キヤ
ラクタジエネレータ（CG）、２１……CRT制御
データレジスタ（CCDR）、２２……制御データ
変換回路（CD−CONV）、２３，２４……制御
データ選択回路、２５……メモリ制御回路（Ｍ−
CTL）、２６……アトリビユート処理回路
（ATT）、２７……デイスプレイ制御回路（DIS
−CTL）。
Claims (1)
- １ 主制御部から送出されたCRTデイスプレイ
の制御データを他の接続対象となるフラツトパネ
ルデイスプレイの制御データに変換する制御デー
タ変換回路と、上記CRTデイスプレイの制御デ
ータ又はフラツトパネルデイスプレイの制御デー
タを選択的に受けて同制御データに従い上記各デ
イスプレイに共通のビデオメモリをアクセス制御
するメモリ制御回路と、上記CRTデイスプレイ
制御データ又はフラツトパネルデイスプレイ制御
データを選択的に受けて同制御データに従い
CRTデイスプレイ又はフラツトパネルデイスプ
レイを表示制御する表示制御回路とを具備してな
ることを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161505A JPS6221191A (ja) | 1985-07-22 | 1985-07-22 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161505A JPS6221191A (ja) | 1985-07-22 | 1985-07-22 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6221191A JPS6221191A (ja) | 1987-01-29 |
| JPH031675B2 true JPH031675B2 (ja) | 1991-01-11 |
Family
ID=15736336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161505A Granted JPS6221191A (ja) | 1985-07-22 | 1985-07-22 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221191A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105292A (ja) * | 1987-06-19 | 1989-04-21 | Toshiba Corp | 表示制御方式 |
| US5038301A (en) * | 1987-07-31 | 1991-08-06 | Compaq Computer Corporation | Method and apparatus for multi-monitor adaptation circuit |
-
1985
- 1985-07-22 JP JP60161505A patent/JPS6221191A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6221191A (ja) | 1987-01-29 |
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