JPH04235661A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH04235661A JPH04235661A JP3012773A JP1277391A JPH04235661A JP H04235661 A JPH04235661 A JP H04235661A JP 3012773 A JP3012773 A JP 3012773A JP 1277391 A JP1277391 A JP 1277391A JP H04235661 A JPH04235661 A JP H04235661A
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- JP
- Japan
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- data
- main memory
- memory
- instruction
- bus
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- Pending
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- 230000015654 memory Effects 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、命令（インストラクシ
ョン）およびデータの転送を速やかに行えるようにした
マルチプロセッサシステムに関するものである。
ョン）およびデータの転送を速やかに行えるようにした
マルチプロセッサシステムに関するものである。
【０００２】
【従来の技術】マルチプロセッサシステムには、処理を
高速に行うため、各プロセッサにキャシュメモリを具え
たものがある。図２に、そのような従来のマルチプロセ
ッサシステムを示す。１，２はプロセッサ、３，４はイ
ンストラクション・キャッシュ、５，６はデータ・キャ
ッシュ、７は補助メモリ、８は主メモリ、１２はシステ
ムバス、ＡＢはアドレス・バス、ＤＢはデータ・バス、
ＣＢはコントロール・バスである。
高速に行うため、各プロセッサにキャシュメモリを具え
たものがある。図２に、そのような従来のマルチプロセ
ッサシステムを示す。１，２はプロセッサ、３，４はイ
ンストラクション・キャッシュ、５，６はデータ・キャ
ッシュ、７は補助メモリ、８は主メモリ、１２はシステ
ムバス、ＡＢはアドレス・バス、ＤＢはデータ・バス、
ＣＢはコントロール・バスである。
【０００３】インストラクション・キャッシュ３，４は
、命令（インストラクション）を格納するためのキャシ
ュメモリであり、データ・キャッシュ５，６は、データ
を格納するためのキャシュメモリである。補助メモリ７
は、処理の進行に伴い命令やデータが変えられた時、そ
れらを一時的に蓄えておくためのメモリである。補助メ
モリ７の内容は、後に主メモリ８に書き写される。主メ
モリ８には、命令およびデータが格納されている。
、命令（インストラクション）を格納するためのキャシ
ュメモリであり、データ・キャッシュ５，６は、データ
を格納するためのキャシュメモリである。補助メモリ７
は、処理の進行に伴い命令やデータが変えられた時、そ
れらを一時的に蓄えておくためのメモリである。補助メ
モリ７の内容は、後に主メモリ８に書き写される。主メ
モリ８には、命令およびデータが格納されている。
【０００４】プロセッサ１が処理を実行するに際しては
、インストラクション・キャッシュ３より命令を得、デ
ータ・キャッシュ５よりデータを得て行う。もし、それ
らに格納されていなかった場合には、システムバス１２
を経て主メモリ８より取り寄せる。
、インストラクション・キャッシュ３より命令を得、デ
ータ・キャッシュ５よりデータを得て行う。もし、それ
らに格納されていなかった場合には、システムバス１２
を経て主メモリ８より取り寄せる。
【０００５】
【発明が解決しようとする課題】しかしながら、前記し
た従来のマルチプロセッサシステムには、キャシュメモ
リ内に求める命令なりデータがなくて主メモリ８にアク
セスしている場合、それが終了するまで他のプロセッサ
は主メモリ８に全くアクセス出来ず、待たされたままに
なるという問題点があった。本発明は、このような問題
点を解決することを課題とするものである。
た従来のマルチプロセッサシステムには、キャシュメモ
リ内に求める命令なりデータがなくて主メモリ８にアク
セスしている場合、それが終了するまで他のプロセッサ
は主メモリ８に全くアクセス出来ず、待たされたままに
なるという問題点があった。本発明は、このような問題
点を解決することを課題とするものである。
【０００６】
【課題を解決するための手段】前記課題を解決するため
、本発明では、次のような手段を講じた。即ち、インス
トラクション・キャッシュとデータ・キャッシュとが付
設されたプロセッサを複数個具えたマルチプロセッサシ
ステムにおいて、システムバスとしてインストラクショ
ン用システムバスとデータ用システムバスとの２組を設
け、主メモリとして該インストラクション用システムバ
スに接続されたインストラクション用主メモリと、該デ
ータ用システムバスに接続されたデータ用主メモリとを
設けることとした。
、本発明では、次のような手段を講じた。即ち、インス
トラクション・キャッシュとデータ・キャッシュとが付
設されたプロセッサを複数個具えたマルチプロセッサシ
ステムにおいて、システムバスとしてインストラクショ
ン用システムバスとデータ用システムバスとの２組を設
け、主メモリとして該インストラクション用システムバ
スに接続されたインストラクション用主メモリと、該デ
ータ用システムバスに接続されたデータ用主メモリとを
設けることとした。
【０００７】
【作用】各プロセッサが付随して具えているキャシュメ
モリに、インストラクション・キャッシュとデータ・キ
ャッシュとの２種類がある場合、システムバスや主メモ
リも、各種類に対応させてそれぞれ専用のものを設ける
ことにより、主メモリにアクセスする時の待ち時間を短
くすることが可能となる。
モリに、インストラクション・キャッシュとデータ・キ
ャッシュとの２種類がある場合、システムバスや主メモ
リも、各種類に対応させてそれぞれ専用のものを設ける
ことにより、主メモリにアクセスする時の待ち時間を短
くすることが可能となる。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【０００９】図１は、本発明の第１の実施例にかかわる
マルチプロセッサシステムである。符号は、図２のもの
に対応し、８−１はインストラクション用主メモリ、８
−２はデータ用主メモリ、９はバスセレクタ、１０はイ
ンストラクション用システムバス、１１はデータ用シス
テムバスである。この実施例ではシステムバスを２組設
け、一方をインストラクション専用（１０）とし、他方
をデータ専用（１１）とする。また、主メモリも２組設
け、一方を命令格納用（８−１）とし、他方をデータ格
納用（８−２）とする。そして、インストラクション用
主メモリ８−１は、インストラクション用システムバス
１０に接続し、データ用主メモリ８−２はデータ用シス
テムバス１１に接続する。バスセレクタ９は、補助メモ
リ７と２つのシステムバスとの接続切り換えを行うため
のものである。
マルチプロセッサシステムである。符号は、図２のもの
に対応し、８−１はインストラクション用主メモリ、８
−２はデータ用主メモリ、９はバスセレクタ、１０はイ
ンストラクション用システムバス、１１はデータ用シス
テムバスである。この実施例ではシステムバスを２組設
け、一方をインストラクション専用（１０）とし、他方
をデータ専用（１１）とする。また、主メモリも２組設
け、一方を命令格納用（８−１）とし、他方をデータ格
納用（８−２）とする。そして、インストラクション用
主メモリ８−１は、インストラクション用システムバス
１０に接続し、データ用主メモリ８−２はデータ用シス
テムバス１１に接続する。バスセレクタ９は、補助メモ
リ７と２つのシステムバスとの接続切り換えを行うため
のものである。
【００１０】このような構成とすることにより、或るプ
ロセッサがインストラクション用主メモリ８−１にアク
セスしている時でも、他のプロセッサはデータ用主メモ
リ８−２にアクセスすることは出来る。その逆も可能で
ある。例えば、インストラクション・キャッシュ３の中
にプロセッサ１が必要とする命令がなかった時には、イ
ンストラクション用システムバス１０を経てインストラ
クション用主メモリ８−１にアクセスする。この時デー
タ用システムバス１１は使用しないので、もしプロセッ
サ２が同時にデータ用主メモリ８−２にアクセスする必
要が生じた場合、上記のインストラクション・キャッシ
ュ３のアクセス終了を待つことなく、同時並行的にデー
タ用主メモリ８−２にアクセスすることが出来る。その
ため、待たされることなく処理を進めることが出来、処
理速度が速くなる。
ロセッサがインストラクション用主メモリ８−１にアク
セスしている時でも、他のプロセッサはデータ用主メモ
リ８−２にアクセスすることは出来る。その逆も可能で
ある。例えば、インストラクション・キャッシュ３の中
にプロセッサ１が必要とする命令がなかった時には、イ
ンストラクション用システムバス１０を経てインストラ
クション用主メモリ８−１にアクセスする。この時デー
タ用システムバス１１は使用しないので、もしプロセッ
サ２が同時にデータ用主メモリ８−２にアクセスする必
要が生じた場合、上記のインストラクション・キャッシ
ュ３のアクセス終了を待つことなく、同時並行的にデー
タ用主メモリ８−２にアクセスすることが出来る。その
ため、待たされることなく処理を進めることが出来、処
理速度が速くなる。
【００１１】図３は、本発明の第２の実施例にかかわる
マルチプロセッサシステムである。符号は図１のものに
対応し、７−１はインストラクション用補助メモリ、７
−２はデータ用補助メモリである。図１の実施例では、
補助メモリ７にバスセレクタ９が付設されていたが、こ
のバスセレクタ９は、各システムバスに流れる信号を監
視して、補助メモリ７をどちらのシステムバスに接続す
べきかを決めるという煩雑な制御を必要とする。そこで
、これを不用とするため、第２の実施例では、補助メモ
リもインストラクション用とデータ用の２組設けている
。
マルチプロセッサシステムである。符号は図１のものに
対応し、７−１はインストラクション用補助メモリ、７
−２はデータ用補助メモリである。図１の実施例では、
補助メモリ７にバスセレクタ９が付設されていたが、こ
のバスセレクタ９は、各システムバスに流れる信号を監
視して、補助メモリ７をどちらのシステムバスに接続す
べきかを決めるという煩雑な制御を必要とする。そこで
、これを不用とするため、第２の実施例では、補助メモ
リもインストラクション用とデータ用の２組設けている
。
【００１２】図４は、本発明の第３の実施例にかかわる
マルチプロセッサシステムである。符号は、図１のもの
に対応している。この例では、システムバスは１組であ
るが、主メモリを第１の実施例と同様に、インストラク
ション用主メモリ８−１とデータ用主メモリ８−２の２
つに専用化している。従って、主メモリにアクセスする
時、主メモリ内の領域について命令が格納されている領
域かデータが格納されている領域かという区別をする手
続きが必要なくなるので、図２の従来例に比べて処理速
度が速くなる。また、補助メモリ７に格納される内容は
データであることが多いが、データばかりであった場合
には、プロセッサの処理が終了した後で該内容をデータ
用主メモリ８−２に書き写す際、インストラクション用
主メモリ８−１の電源は切ってしまってもよいので、節
電になる。
マルチプロセッサシステムである。符号は、図１のもの
に対応している。この例では、システムバスは１組であ
るが、主メモリを第１の実施例と同様に、インストラク
ション用主メモリ８−１とデータ用主メモリ８−２の２
つに専用化している。従って、主メモリにアクセスする
時、主メモリ内の領域について命令が格納されている領
域かデータが格納されている領域かという区別をする手
続きが必要なくなるので、図２の従来例に比べて処理速
度が速くなる。また、補助メモリ７に格納される内容は
データであることが多いが、データばかりであった場合
には、プロセッサの処理が終了した後で該内容をデータ
用主メモリ８−２に書き写す際、インストラクション用
主メモリ８−１の電源は切ってしまってもよいので、節
電になる。
【００１３】
【発明の効果】以上述べた如く、本発明のマルチプロセ
ッサシステムによれば、各プロセッサが付随して具えて
いるキャシュメモリに、インストラクション・キャッシ
ュとデータ・キャッシュとの２種類がある場合、その種
類に対応させてシステムバスや主メモリも専用のものを
設けるので、主メモリにアクセスする時の待ち時間が短
くなった。
ッサシステムによれば、各プロセッサが付随して具えて
いるキャシュメモリに、インストラクション・キャッシ
ュとデータ・キャッシュとの２種類がある場合、その種
類に対応させてシステムバスや主メモリも専用のものを
設けるので、主メモリにアクセスする時の待ち時間が短
くなった。
【図１】本発明の第１の実施例にかかわるマルチプロセ
ッサシステム
ッサシステム
【図２】従来のマルチプロセッサシステム
【図３】本発
明の第２の実施例にかかわるマルチプロセッサシステム
明の第２の実施例にかかわるマルチプロセッサシステム
【図４】本発明の第３の実施例にかかわるマルチプロセ
ッサシステム
ッサシステム
１，２ プロセッサ
３，４ インストラクション・キャッシュ５，６
データ・キャッシュ ７ 補助メモリ ７−１ インストラクション用補助メモリ７−２
データ用補助メモリ ８ 主メモリ ８−１ インストラクション用主メモリ８−２ デ
ータ用主メモリ ９ バスセレクタ １０ インストラクション用システムバス１１
データ用システムバス １２ システムバス ＡＢ アドレス・バス ＤＢ データ・バス ＣＢ コントロール・バス
データ・キャッシュ ７ 補助メモリ ７−１ インストラクション用補助メモリ７−２
データ用補助メモリ ８ 主メモリ ８−１ インストラクション用主メモリ８−２ デ
ータ用主メモリ ９ バスセレクタ １０ インストラクション用システムバス１１
データ用システムバス １２ システムバス ＡＢ アドレス・バス ＤＢ データ・バス ＣＢ コントロール・バス
Claims (1)
- 【請求項１】 インストラクション・キャッシュとデ
ータ・キャッシュとが付設されたプロセッサを複数個具
えたマルチプロセッサシステムにおいて、システムバス
としてインストラクション用システムバスとデータ用シ
ステムバスとの２組を設け、主メモリとして該インスト
ラクション用システムバスに接続されたインストラクシ
ョン用主メモリと、該データ用システムバスに接続され
たデータ用主メモリとを設けたことを特徴とするマルチ
プロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012773A JPH04235661A (ja) | 1991-01-09 | 1991-01-09 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3012773A JPH04235661A (ja) | 1991-01-09 | 1991-01-09 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04235661A true JPH04235661A (ja) | 1992-08-24 |
Family
ID=11814726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3012773A Pending JPH04235661A (ja) | 1991-01-09 | 1991-01-09 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04235661A (ja) |
-
1991
- 1991-01-09 JP JP3012773A patent/JPH04235661A/ja active Pending
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