JPH03181817A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPH03181817A JPH03181817A JP32067589A JP32067589A JPH03181817A JP H03181817 A JPH03181817 A JP H03181817A JP 32067589 A JP32067589 A JP 32067589A JP 32067589 A JP32067589 A JP 32067589A JP H03181817 A JPH03181817 A JP H03181817A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- signals
- inputted
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 102100024061 Integrator complex subunit 1 Human genes 0.000 abstract 1
- 101710092857 Integrator complex subunit 1 Proteins 0.000 abstract 1
- 239000003990 capacitor Substances 0.000 abstract 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は２相位相差計数入力を計数するカウンタ装置
に関する。
に関する。
［従来の技術］
従来、カウンタ装置には低価格で装置を構成するために
、中央処理装置（以下ＣＰＵという）で計数入力制御を
行っているものがある。低価格化を実現するためには、
ＣＰＵ以外の回路部品を極力少なくしなければならない
。
、中央処理装置（以下ＣＰＵという）で計数入力制御を
行っているものがある。低価格化を実現するためには、
ＣＰＵ以外の回路部品を極力少なくしなければならない
。
第４図は２相位相差計数入力の計数動作を説明するため
のタイミングチャートである。例えば−方の信号Ｉ Ｎ
−Ｂの゛立ち下がり時に他方の信号Ｉ Ｎ−ＡがＨレベ
ルならば加算し、信号ＩＮ−Ａの立ち下がり時に信号Ｉ
Ｎ−ＢがＨｌ／ベルならば減算となるように信号処理
していた。
のタイミングチャートである。例えば−方の信号Ｉ Ｎ
−Ｂの゛立ち下がり時に他方の信号Ｉ Ｎ−ＡがＨレベ
ルならば加算し、信号ＩＮ−Ａの立ち下がり時に信号Ｉ
Ｎ−ＢがＨｌ／ベルならば減算となるように信号処理
していた。
〔発明が解決しようとする課８］
上記のような従来のカウンタ装置では、当初加算処理を
行いその後減算処理を行った場合には、＊印の部分の信
号Ｉ Ｎ−Ａの立ち下がりにより計数値「７」が減算さ
れてしまって計数値が「６」になり、誤計数（減算）し
てしまうという問題点があった。
行いその後減算処理を行った場合には、＊印の部分の信
号Ｉ Ｎ−Ａの立ち下がりにより計数値「７」が減算さ
れてしまって計数値が「６」になり、誤計数（減算）し
てしまうという問題点があった。
この発明は、かかる問題点を解決するためになされたも
のであり、２相位相差計数入力が加算から減算に変って
も、或いはその逆の場合であっても誤計数することがな
いようにしたカウンタ装置を提供することを目的とする
。
のであり、２相位相差計数入力が加算から減算に変って
も、或いはその逆の場合であっても誤計数することがな
いようにしたカウンタ装置を提供することを目的とする
。
［課題を解決するための手段］
この発明に係るカウンタ装置は、位相の異なる２つの信
号の内一方の信号をクロック信号として入力し、その反
転信号をリセット信号として入力し、更に他方の信号を
データ信号として入力する第１のフリップフロップ回路
と、位相の異なる２つの信号の内他方の信号をクロック
信号として入力し、その反転信号をリセット信号として
入力し、更に一方の信号をデータ信号として入力する第
２のフリップフロップ回路と、位相の異なる２つの信号
、前記１のフリッププロップ回路の出力信号及び第２の
フリップフロップ回路の出力信号を入力し、これらの信
号の状態に応じて加算処置又は減算処理する中央処理装
置とを有するものである。
号の内一方の信号をクロック信号として入力し、その反
転信号をリセット信号として入力し、更に他方の信号を
データ信号として入力する第１のフリップフロップ回路
と、位相の異なる２つの信号の内他方の信号をクロック
信号として入力し、その反転信号をリセット信号として
入力し、更に一方の信号をデータ信号として入力する第
２のフリップフロップ回路と、位相の異なる２つの信号
、前記１のフリッププロップ回路の出力信号及び第２の
フリップフロップ回路の出力信号を入力し、これらの信
号の状態に応じて加算処置又は減算処理する中央処理装
置とを有するものである。
［作 用］
この発明においては、例えば第１のフリップフロップ回
路が加算計数パルスを出力し、第２のフリツプフロツプ
回路が減算計数パルスを出力する。
路が加算計数パルスを出力し、第２のフリツプフロツプ
回路が減算計数パルスを出力する。
そして、中央処理装置はそれらの加算計数パルス又は減
算計数パルスの入力に応じて加算演算又は減算演算を行
う。
算計数パルスの入力に応じて加算演算又は減算演算を行
う。
［実施例］
第１図はこの発明の一実施例を示すカウンタ装置のハー
ド構成を示すブロック図である。図において、（１０）
及び（１１）はＤ型フリッププロップ回路（以下単にＦ
Ｆという）であり、（２０）はＣＰＵである。
ド構成を示すブロック図である。図において、（１０）
及び（１１）はＤ型フリッププロップ回路（以下単にＦ
Ｆという）であり、（２０）はＣＰＵである。
Ｆ Ｆ （１０）のクロック入力端子ＣＫには、抵抗Ｒ
及びコンデンサＣからなるフィルタを介して信号ＩＮ−
Ａが入力し、データ入力端子りには信号Ｉ Ｎ−Ｂが入
力し、リセット端子ＲにはＩＮ−＾が入力する。ＦＦ（
１１〉のクロック入力端子ＣＫには、抵抗Ｒ及びコンデ
ンサＣからなるフィルタを介して信号ＩＮ−Ｂが入力し
、データ入力端子りには信号Ｉ Ｎ−Ａが入力し、リセ
ット端子ＲにはｌＮ−８が入力する。
及びコンデンサＣからなるフィルタを介して信号ＩＮ−
Ａが入力し、データ入力端子りには信号Ｉ Ｎ−Ｂが入
力し、リセット端子ＲにはＩＮ−＾が入力する。ＦＦ（
１１〉のクロック入力端子ＣＫには、抵抗Ｒ及びコンデ
ンサＣからなるフィルタを介して信号ＩＮ−Ｂが入力し
、データ入力端子りには信号Ｉ Ｎ−Ａが入力し、リセ
ット端子ＲにはｌＮ−８が入力する。
ＣＰ Ｕ （２０）の割り込み入力端子ＩＮＴＯ，ｌＮ
Ｔｌには信号ＩＮ−＾、 ＩＮ−Ｂが入力し、入力ボー
ト端子ＰＩＧ。
Ｔｌには信号ＩＮ−＾、 ＩＮ−Ｂが入力し、入力ボー
ト端子ＰＩＧ。
ｐＨにはＦ Ｆ （ｔｏ）、 （１１）の出力ＱＡ、Ｑ
Ｂが入力する。
Ｂが入力する。
第２図はＦ Ｆ （１０）、 （１１）に入力する９０
°位相の異なる２の信号ＩＮ−＾及びｌＮ−８のタイミ
ングとＦＦ（１１）、 （１２）の出力ＱＡ、ＱＢタ
イミングとを示したタイミングチャートである。
°位相の異なる２の信号ＩＮ−＾及びｌＮ−８のタイミ
ングとＦＦ（１１）、 （１２）の出力ＱＡ、ＱＢタ
イミングとを示したタイミングチャートである。
次に、動作説明をする。Ｆ Ｆ （１０）は、信号Ｉ
Ｎ−ＡがＨレベルになってクロック入力端子（Ｊにクロ
ック信号として入力されると、その信号Ｉ Ｎ−Ａの立
ち上がり時にデータ入力端子りに入力している信号ＩＮ
−［３（Ｈレベル）をラッチして出力信号ＱＡ （Ｈ
レベル）として出力する。そして、信号ＩＮ−ＡがＬレ
ベルになりリセット端子Ｒは入力すると、出力信号ＱＡ
はリセットされてＬレベルになる。このようにして、出
力信号ＱＡは信号Ｉ Ｎ−Ａと同期してＨレベル及びＬ
レベルとなり、図のようなパルス波形となる。
Ｎ−ＡがＨレベルになってクロック入力端子（Ｊにクロ
ック信号として入力されると、その信号Ｉ Ｎ−Ａの立
ち上がり時にデータ入力端子りに入力している信号ＩＮ
−［３（Ｈレベル）をラッチして出力信号ＱＡ （Ｈ
レベル）として出力する。そして、信号ＩＮ−ＡがＬレ
ベルになりリセット端子Ｒは入力すると、出力信号ＱＡ
はリセットされてＬレベルになる。このようにして、出
力信号ＱＡは信号Ｉ Ｎ−Ａと同期してＨレベル及びＬ
レベルとなり、図のようなパルス波形となる。
このとき、ＦＦ（１１）はそのクロック端子ＣＫには信
号Ｉ Ｎ−Ｂが入力し、データ入力端子りに信号ＩＮ−
＾が入力するが、信号Ｉ Ｎ−Ｂの立ち上がり時の信号
ＩＮ−ＢのレベルはＬレベルであるので、出力信号ＱＢ
はＬレベルの状態を継続することになる。
号Ｉ Ｎ−Ｂが入力し、データ入力端子りに信号ＩＮ−
＾が入力するが、信号Ｉ Ｎ−Ｂの立ち上がり時の信号
ＩＮ−ＢのレベルはＬレベルであるので、出力信号ＱＢ
はＬレベルの状態を継続することになる。
次に、加算計数から減算計数に移行する場合には、信号
ＩＮ−＾とＩＮ−Ｂとの位相の関係が反対、即ち信号Ｉ
Ｎ−ＡがＩＮ−Ｂに対して９０度進んだ位相関係にな
る。Ｆ Ｆ （１Ｇ）はそのクロ１り端子ＣＫには信号
ＩＮ−Ａが入力し、データ入力端子りに信号Ｉ Ｎ−Ｂ
が入力するが、信号ＩＮ−Ａの立ち上がり時の信号Ｉ
Ｎ−８のレベルはＬレベルであるので、出力信号Ｑ＾は
Ｌレベルの状態を継続することになる。
ＩＮ−＾とＩＮ−Ｂとの位相の関係が反対、即ち信号Ｉ
Ｎ−ＡがＩＮ−Ｂに対して９０度進んだ位相関係にな
る。Ｆ Ｆ （１Ｇ）はそのクロ１り端子ＣＫには信号
ＩＮ−Ａが入力し、データ入力端子りに信号Ｉ Ｎ−Ｂ
が入力するが、信号ＩＮ−Ａの立ち上がり時の信号Ｉ
Ｎ−８のレベルはＬレベルであるので、出力信号Ｑ＾は
Ｌレベルの状態を継続することになる。
Ｆ Ｆ （１１）は、信号Ｉ Ｎ−ＢがＨレベルになっ
てクロック入力端子ＣＫにクロック信号として入力され
ると、その信号Ｉ Ｎ−Ｈの立ち上がり時にデータ入力
端子りに入力している信号ＩＮ−Ａ（Ｈレベル）をラッ
チしテ出力信号ＱＢ （Ｈレベル）として出力する。
てクロック入力端子ＣＫにクロック信号として入力され
ると、その信号Ｉ Ｎ−Ｈの立ち上がり時にデータ入力
端子りに入力している信号ＩＮ−Ａ（Ｈレベル）をラッ
チしテ出力信号ＱＢ （Ｈレベル）として出力する。
そして、信号ＩＮ−ＢがＬレベルになりリセット端子Ｒ
は入力すると、出力信号ＱＢはリセットされてＬレベル
になる。このようにして、出力信号ＱＢは信号ＩＮ−Ｂ
と同期してＨレベル及びＬレベルとなり、図のようなパ
ルス波形となる。この出力信号ＱＢは後述するように減
算計数のパルス信号となるが、図のように、従来の方法
では誤計数となっった時間域に減算パルスがないので、
誤計数が防止できることが分かる。
は入力すると、出力信号ＱＢはリセットされてＬレベル
になる。このようにして、出力信号ＱＢは信号ＩＮ−Ｂ
と同期してＨレベル及びＬレベルとなり、図のようなパ
ルス波形となる。この出力信号ＱＢは後述するように減
算計数のパルス信号となるが、図のように、従来の方法
では誤計数となっった時間域に減算パルスがないので、
誤計数が防止できることが分かる。
一方、ＣＰ Ｕ （２０）は信号ＩＮ−Ａ、 ｌＮ−８
が割り込み信号として入力し、また、Ｆ Ｆ （１０）
、 （１１）の出力信号Ｑ＾、ＱＢが加算パルス又は減
算パルスとして入力し、次のように演算処理される。
が割り込み信号として入力し、また、Ｆ Ｆ （１０）
、 （１１）の出力信号Ｑ＾、ＱＢが加算パルス又は減
算パルスとして入力し、次のように演算処理される。
まず、加算演算について説明する。第３図（Ａ）は加算
演算の動作を示すフローチャートである。
演算の動作を示すフローチャートである。
最初に、割り込み入力端子Ｉ ＮＴＯにＨレベルの信号
が入力しているかどうかを判断しく８１）、Ｈレベルに
なっていると判断されると入力ボート端子ＰｌＯがＨレ
ベルで、かつＰＩＬがＬレベルであるかどうかを判断す
る（Ｓ２）。この条件が満足していると、次にＣＰ Ｕ
（２０）により構成されているカウンタを加算する（
Ｓ３〉。この加算演算処理はステップ（８１）。
が入力しているかどうかを判断しく８１）、Ｈレベルに
なっていると判断されると入力ボート端子ＰｌＯがＨレ
ベルで、かつＰＩＬがＬレベルであるかどうかを判断す
る（Ｓ２）。この条件が満足していると、次にＣＰ Ｕ
（２０）により構成されているカウンタを加算する（
Ｓ３〉。この加算演算処理はステップ（８１）。
（Ｓ２）の条件が満たされている時に行われるので、第
２図の加算領域において加算演算がなされる。
２図の加算領域において加算演算がなされる。
次に、減算演算について説明する。第３図（Ｂ）は減算
演算の動作を示すフローチャートである。
演算の動作を示すフローチャートである。
最初に、割り込み入力端子ｌＮＴｌにＨレベルの信号が
入力しているかどうかを判断しくＳ４）、Ｈレベルにな
っていると判断されると入力ボート端子Ｐ１゜がＬレベ
ルで、かつｐＨがＨレベルであるかどうかを判断する（
Ｓ５〉。この条件が満足していると、次にＣＰ Ｕ （
２０）により構成されているカウンタを減算する（Ｓ６
〉。この減算演算はステップ（８４）、 （Ｓ５）の条
件が満たされている時に行われるので、第２図の減算領
域において減算演算がなされる。減算演算の結果は、加
算演算から減算演算に移行する際に誤計数の原因となる
が減数パルスが従来のように入力しないので、正しいも
のとなる。
入力しているかどうかを判断しくＳ４）、Ｈレベルにな
っていると判断されると入力ボート端子Ｐ１゜がＬレベ
ルで、かつｐＨがＨレベルであるかどうかを判断する（
Ｓ５〉。この条件が満足していると、次にＣＰ Ｕ （
２０）により構成されているカウンタを減算する（Ｓ６
〉。この減算演算はステップ（８４）、 （Ｓ５）の条
件が満たされている時に行われるので、第２図の減算領
域において減算演算がなされる。減算演算の結果は、加
算演算から減算演算に移行する際に誤計数の原因となる
が減数パルスが従来のように入力しないので、正しいも
のとなる。
ところで、上述の実施例は加算演算から減算演算に移行
する場合の例について説明したが、減算演算から加算演
算に移行する場合も同様に処理されて、誤計数の原因と
なる減数パルスが入力しないので、その計数結果は正し
いものとなる。
する場合の例について説明したが、減算演算から加算演
算に移行する場合も同様に処理されて、誤計数の原因と
なる減数パルスが入力しないので、その計数結果は正し
いものとなる。
［発明の効果］
以上のようにこの発明によれば、２相位相差計数入力の
うち、一方の信号に同期させて他方の信号をラッチさせ
るようにしたので、加算演算から減算処理への移行時又
は減算演算から加算演算への移行時において誤計数の原
因となる計数パルスが発生せず、正確な計数ができる。
うち、一方の信号に同期させて他方の信号をラッチさせ
るようにしたので、加算演算から減算処理への移行時又
は減算演算から加算演算への移行時において誤計数の原
因となる計数パルスが発生せず、正確な計数ができる。
ｆｆ１１図はこの発明の一実施例に係るカウンタ装置の
ハード構成を示すブロック図、第２図は第１図のＦＦの
動作を示すタイミングチャート、第３図（Ａ）（Ｂ）は
加算演算及び減算演算の動作を示すフローチャート、第
４図は従来のカウンタ装置の動作を説明するためのタイ
ミングチャートである。 図において、（１０）、 （１１）はＦＦ、（２０）は
ＣＰＵである。
ハード構成を示すブロック図、第２図は第１図のＦＦの
動作を示すタイミングチャート、第３図（Ａ）（Ｂ）は
加算演算及び減算演算の動作を示すフローチャート、第
４図は従来のカウンタ装置の動作を説明するためのタイ
ミングチャートである。 図において、（１０）、 （１１）はＦＦ、（２０）は
ＣＰＵである。
Claims (1)
- 位相の異なる２つの信号の内一方の信号をクロック信号
として入力し、その反転信号をリセット信号として入力
し、更に他方の信号をデータ信号として入力する第１の
フリップフロップ回路と、位相の異なる２つの信号の内
他方の信号をクロック信号として入力し、その反転信号
をリセット信号として入力し、更に一方の信号をデータ
信号として入力する第２のフリップフロップ回路と、位
相の異なる２つの信号、前記１のフリップフロップ回路
の出力信号及び第２のフリップフロップ回路の出力信号
を入力し、これらの信号の状態に応じて加算処置又は減
算処理する中央処理装置とを有することを特徴とするカ
ウンタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32067589A JP2791906B2 (ja) | 1989-12-12 | 1989-12-12 | カウンタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32067589A JP2791906B2 (ja) | 1989-12-12 | 1989-12-12 | カウンタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03181817A true JPH03181817A (ja) | 1991-08-07 |
| JP2791906B2 JP2791906B2 (ja) | 1998-08-27 |
Family
ID=18124078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32067589A Expired - Fee Related JP2791906B2 (ja) | 1989-12-12 | 1989-12-12 | カウンタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2791906B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005345384A (ja) * | 2004-06-04 | 2005-12-15 | Mitsubishi Electric Corp | 回転状態検出装置および回転状態検出方法 |
-
1989
- 1989-12-12 JP JP32067589A patent/JP2791906B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005345384A (ja) * | 2004-06-04 | 2005-12-15 | Mitsubishi Electric Corp | 回転状態検出装置および回転状態検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2791906B2 (ja) | 1998-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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