JPH03185546A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03185546A JPH03185546A JP1324656A JP32465689A JPH03185546A JP H03185546 A JPH03185546 A JP H03185546A JP 1324656 A JP1324656 A JP 1324656A JP 32465689 A JP32465689 A JP 32465689A JP H03185546 A JPH03185546 A JP H03185546A
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- JP
- Japan
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- register
- cpu
- signal
- output
- turned
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- Pending
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- 230000010365 information processing Effects 0.000 title claims description 5
- 239000000758 substrate Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は接続切り替え可能な基板、例えば複数の基板を
抜き差しして判別をする電子的情報処理装置に関する。
抜き差しして判別をする電子的情報処理装置に関する。
［従来の技術］
従来は、第５図のように接続基板をアイデンティファイ
するためのレジスタ（以下ＩＤレジスタと略す）をＩ１
０空間上に多数個持っており、そのＩＤレジスタの数は
あらかじめ決められていた。
するためのレジスタ（以下ＩＤレジスタと略す）をＩ１
０空間上に多数個持っており、そのＩＤレジスタの数は
あらかじめ決められていた。
第５図の例では、８ビツトの１０レジスタを３Ｍ持って
おり、区別できる基板の数は最高（８×８×８）個であ
る。
おり、区別できる基板の数は最高（８×８×８）個であ
る。
ここで「アイデンティファイ」とは「同一かどうかを判
別する」の意として使用する。
別する」の意として使用する。
［発明が解決しようとする課題］
しかし、前述の従来の技術では、ＩＤレジスタをＩ１０
空間上に多数個必要としてしまうといった問題や、あら
かじめＩＤレジスタの数が決められているため、基板の
数の上限が制限され、最大数まで使った場合はもうそれ
以上基板を増やすことができないといった問題や、もし
無理やりに増やそうとすれば、最初の基板からやり直さ
なければならないといった問題があった。
空間上に多数個必要としてしまうといった問題や、あら
かじめＩＤレジスタの数が決められているため、基板の
数の上限が制限され、最大数まで使った場合はもうそれ
以上基板を増やすことができないといった問題や、もし
無理やりに増やそうとすれば、最初の基板からやり直さ
なければならないといった問題があった。
本発個の目的は、Ｉ１０重量層できるだけ小さく、基板
の数を増やしたとしても基板の数に制限のない装置を提
供することにある。
の数を増やしたとしても基板の数に制限のない装置を提
供することにある。
［課題を解決するための手段］
本発明は、情報処理に必要な中央演算処理機構としての
少なくとも１個のＣＰＵ、前記ＣＰＵとデータのやりと
りをするメモリ部、前記データの入出力機構を構成する
１１０部、前記ＣＰＵと前記メモリ部と前記１１０部と
は共通のバスラインで接続されており、さらに前記バス
ラインは接続切り替え可能な基板に接続されており、前
記基板はそれぞれアイデンティファイ可能な少なくとも
１個のＩＤレジスタを備えており、前記ＩＤレジスタを
前記ＣＰＵがアイデンティファイするごとに読みだすデ
ータを変更する手段が備えられていることを特徴とする
。
少なくとも１個のＣＰＵ、前記ＣＰＵとデータのやりと
りをするメモリ部、前記データの入出力機構を構成する
１１０部、前記ＣＰＵと前記メモリ部と前記１１０部と
は共通のバスラインで接続されており、さらに前記バス
ラインは接続切り替え可能な基板に接続されており、前
記基板はそれぞれアイデンティファイ可能な少なくとも
１個のＩＤレジスタを備えており、前記ＩＤレジスタを
前記ＣＰＵがアイデンティファイするごとに読みだすデ
ータを変更する手段が備えられていることを特徴とする
。
［実施例］
そこで、以下に本発個の詳細を、図示した実施例に基づ
いて説明する。
いて説明する。
第１図は、本発個の接続基板をアイデンティファイする
装置を実現する一実施例の図で、ｌはＣＰＵ、２．３は
一般には共通バスラインとしてのデータ線、４は電子機
器、５は着脱可能な接続基板、６．７は基板同士を接続
するコネクタ、８はＩＤレジスタである。第１図のよう
に、コネクタ６．７を接続することによりデータ線２と
３が接続され、ＣＰＵＩでＩＤレジスタ８を読むことが
可能となる。
装置を実現する一実施例の図で、ｌはＣＰＵ、２．３は
一般には共通バスラインとしてのデータ線、４は電子機
器、５は着脱可能な接続基板、６．７は基板同士を接続
するコネクタ、８はＩＤレジスタである。第１図のよう
に、コネクタ６．７を接続することによりデータ線２と
３が接続され、ＣＰＵＩでＩＤレジスタ８を読むことが
可能となる。
第２図は、本発個の特徴をなす第１図のＩＤレジスタ８
の一実施例で、第３図は第２図を説明するタイミング図
である。第２図において、１１〜１３はフリップフロッ
プ回路（以下Ｆ／Ｆと略す）で、ＥＮ信号１４が”Ｌ”
となることにより、Ｆ／Ｆｌｌは”Ｈ”に、Ｆ／Ｆ １
２と１３は”Ｌ”に初期化される。Ｆ／Ｆｉｌ〜１３の
出力は、それぞれ信号１５〜１７である。信号１５〜１
７は、アンド回路１８〜２０によってアンドされ、さら
にオア回＃ｉ２１でオアされてＩＤレジスタのデータの
７ビツト目になる。
の一実施例で、第３図は第２図を説明するタイミング図
である。第２図において、１１〜１３はフリップフロッ
プ回路（以下Ｆ／Ｆと略す）で、ＥＮ信号１４が”Ｌ”
となることにより、Ｆ／Ｆｌｌは”Ｈ”に、Ｆ／Ｆ １
２と１３は”Ｌ”に初期化される。Ｆ／Ｆｉｌ〜１３の
出力は、それぞれ信号１５〜１７である。信号１５〜１
７は、アンド回路１８〜２０によってアンドされ、さら
にオア回＃ｉ２１でオアされてＩＤレジスタのデータの
７ビツト目になる。
実際には、アンド回路の１８〜２０、オア回路２１が８
！ｌあって、ＩＤレジスタの８ビツトを構成する。この
８ビツトは、バッファ２３によって、データ線３に出力
される。ＣＰＵＩがＩＤレジスタを読むときは、まずＥ
Ｎ信号１４を”Ｈ”としてインバータ２９の出力３０を
”Ｌ”とし、続いてアドレスバス２４にＩＤレジスタの
アドレスを出力して、その結果アドレスデコーダ２５の
出力信号２６を”Ｌ”とし、さらにｌ０ＲＤ信号２２を
”Ｌ”とすることによって負論理アンド回路２７の出力
２８を”Ｌ”として、バッファ２３をドライブし、デー
タ線３にＩＤレジスタの内容を出力することによって行
なう。
！ｌあって、ＩＤレジスタの８ビツトを構成する。この
８ビツトは、バッファ２３によって、データ線３に出力
される。ＣＰＵＩがＩＤレジスタを読むときは、まずＥ
Ｎ信号１４を”Ｈ”としてインバータ２９の出力３０を
”Ｌ”とし、続いてアドレスバス２４にＩＤレジスタの
アドレスを出力して、その結果アドレスデコーダ２５の
出力信号２６を”Ｌ”とし、さらにｌ０ＲＤ信号２２を
”Ｌ”とすることによって負論理アンド回路２７の出力
２８を”Ｌ”として、バッファ２３をドライブし、デー
タ線３にＩＤレジスタの内容を出力することによって行
なう。
第３図で、第２図の回路の動作を説明する。ＥＮ信号の
”ｌ、 ｊｆで、Ｆ／Ｆ １１〜１３は初期化されてい
る。まず、ＥＮ信号１４が”Ｈ”となり、インバータ２
９の出力３０は”Ｌ”となる、また、アドレスはＩＤレ
ジスタのアドレスを示し、アドレスデコーダ２５の出力
２６はすでに”Ｌ″であるとする。最初にｌ０ＲＤ信号
２２が”Ｌ”となったとき、信号１５のみ”Ｈｕｔで、
信号１６．１７は”Ｌ”のため、アンド回！！ａ１９．
２０の出力は９１ Ｌ”となり、スイッチ３１の状態が
オア回路２１の出力となる。ｌ０ＲＤ信号の立ち上がり
で、Ｆ／Ｆ １１〜１３は０人力の状態をＱへ出力し、
Ｆ／Ｆ ｌ １は入力が′”Ｌ”固定のため信号１５は
”Ｌ”に、Ｆ／Ｆ １２はＦ／Ｆｌｌの出力を人力する
ため信号１６は”Ｈ”に、Ｆ／Ｆ １３はＦ／Ｆ１２の
出力を入力するため信号１７は”Ｌ”にそれぞれなる。
”ｌ、 ｊｆで、Ｆ／Ｆ １１〜１３は初期化されてい
る。まず、ＥＮ信号１４が”Ｈ”となり、インバータ２
９の出力３０は”Ｌ”となる、また、アドレスはＩＤレ
ジスタのアドレスを示し、アドレスデコーダ２５の出力
２６はすでに”Ｌ″であるとする。最初にｌ０ＲＤ信号
２２が”Ｌ”となったとき、信号１５のみ”Ｈｕｔで、
信号１６．１７は”Ｌ”のため、アンド回！！ａ１９．
２０の出力は９１ Ｌ”となり、スイッチ３１の状態が
オア回路２１の出力となる。ｌ０ＲＤ信号の立ち上がり
で、Ｆ／Ｆ １１〜１３は０人力の状態をＱへ出力し、
Ｆ／Ｆ ｌ １は入力が′”Ｌ”固定のため信号１５は
”Ｌ”に、Ｆ／Ｆ １２はＦ／Ｆｌｌの出力を人力する
ため信号１６は”Ｈ”に、Ｆ／Ｆ １３はＦ／Ｆ１２の
出力を入力するため信号１７は”Ｌ”にそれぞれなる。
次にＩＯ’ＲＤ信号が”Ｌ”となると、信号１６のみが
”Ｈ”で、信号１５．１７は”Ｌ”のため、スイッチ３
２の状態がオア回路２１の出力となる。
”Ｈ”で、信号１５．１７は”Ｌ”のため、スイッチ３
２の状態がオア回路２１の出力となる。
同様にして続＜ ｌ０ＲＤ信号の立ち上がりでＦ／Ｆｉ
ｌの出力信号１５は”Ｌ”に、Ｆ／Ｆ１２の出力信号１
６は”Ｌ”に、Ｆ／Ｆ １３の出力信号１７はｐｐ Ｈ
”になる、このため、３回目の［）ＲＤＩＮ号のＩＩ
Ｌｌ＋のとき、信号１７のみＩＩ ＨＩＴのため、スイ
ッチ３３の状態がオア回路２１の出力となる。このよう
にして、同一アドレスのＩＤレジスタで、３つの違った
状態を連続して読み出すことができる。こうして、スイ
ッチ３１〜３３に基板のＩＤナンバーをセットしておけ
ば、ＣＰＵ １はそれを読むことができ、基板のアイデ
ンティファイが行なえる。
ｌの出力信号１５は”Ｌ”に、Ｆ／Ｆ１２の出力信号１
６は”Ｌ”に、Ｆ／Ｆ １３の出力信号１７はｐｐ Ｈ
”になる、このため、３回目の［）ＲＤＩＮ号のＩＩ
Ｌｌ＋のとき、信号１７のみＩＩ ＨＩＴのため、スイ
ッチ３３の状態がオア回路２１の出力となる。このよう
にして、同一アドレスのＩＤレジスタで、３つの違った
状態を連続して読み出すことができる。こうして、スイ
ッチ３１〜３３に基板のＩＤナンバーをセットしておけ
ば、ＣＰＵ １はそれを読むことができ、基板のアイデ
ンティファイが行なえる。
第２図では汎用性をもたせるためスイッチ３１〜３３を
使用しているが、ｌ！ ＨＩＴ ＩＩ Ｌ、′”が固
定されている場合は、アンド回路１８〜２ｏは不要で、
ＩＩ ＨＩＴのときは信号１５〜１７をオア回路２１へ
人力し、”Ｌ”の時はオア回路２１の入力を＋ｌＬＩ＋
固定、もしくは人力を削除すればよい。
使用しているが、ｌ！ ＨＩＴ ＩＩ Ｌ、′”が固
定されている場合は、アンド回路１８〜２ｏは不要で、
ＩＩ ＨＩＴのときは信号１５〜１７をオア回路２１へ
人力し、”Ｌ”の時はオア回路２１の入力を＋ｌＬＩ＋
固定、もしくは人力を削除すればよい。
第２図、第３図とも、論理を反転してももちろん同様の
効果が得られる。
効果が得られる。
第４図は第２図の回路によって実現するＩＤレジスタ空
間で、一つのＩＤレジスタで、 （８×８×８）個の基
板を区別できる。
間で、一つのＩＤレジスタで、 （８×８×８）個の基
板を区別できる。
さらに、基板を増やしたい場合は、第２図のオア回路２
１を４人力、５人力とし、それぞれにスイッチとアント
回路、Ｆ／Ｆを設け、ＣＰＵ １から４回目のリード、
５回目のリードを行なえばよい。
１を４人力、５人力とし、それぞれにスイッチとアント
回路、Ｆ／Ｆを設け、ＣＰＵ １から４回目のリード、
５回目のリードを行なえばよい。
また、この増設は、以前の基板のアイデンティファイに
影響を与えずに、新しく増設される基板のみて行なうこ
とができる。
影響を与えずに、新しく増設される基板のみて行なうこ
とができる。
［発個の効果］
以上述べたように、本発明により、基板をアイデンティ
ファイするのに最低限のＩ１０空間しか必要としない上
、基板の増設においても、以前の基板を変更することな
く容易に行なえることを可能とした。
ファイするのに最低限のＩ１０空間しか必要としない上
、基板の増設においても、以前の基板を変更することな
く容易に行なえることを可能とした。
第１図は本発個の電子機器の全体を示す説明図、第２図
は第１図におけるＩＤレジスタの構成を示す一実施例の
説明図、第３図は第２図を説明するタイミング図、第４
図は本発明で実現するＩＤレジスタの説明図、第５図は
従来のＩＤレジスタの説明図である。 １ ： ＣＰＵ ２． ３： データ線（共通バスライン） ４： 電子機器 ５： 接続基板 ６． ７： コネクタ ８： ＩＤレジスタ 以 上
は第１図におけるＩＤレジスタの構成を示す一実施例の
説明図、第３図は第２図を説明するタイミング図、第４
図は本発明で実現するＩＤレジスタの説明図、第５図は
従来のＩＤレジスタの説明図である。 １ ： ＣＰＵ ２． ３： データ線（共通バスライン） ４： 電子機器 ５： 接続基板 ６． ７： コネクタ ８： ＩＤレジスタ 以 上
Claims (1)
- 情報処理に必要な中央演算処理機構としての少なくとも
１個のＣＰＵ、前記ＣＰＵとデータのやりとりをするメ
モリ部、前記データの入出力機構を構成するＩ／Ｏ部、
前記ＣＰＵと前記メモリ部と前記Ｉ／Ｏ部とは共通のバ
スラインで接続されており、さらに前記バスラインは接
続切り替え可能な基板に接続されており、前記基板はそ
れぞれアイデンティフアイ可能な少なくとも１個のＩＤ
レジスタを備えており、前記ＩＤレジスタを前記ＣＰＵ
がアイデンティファイするごとに読みだすデータを変更
する手段が備えられていることを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324656A JPH03185546A (ja) | 1989-12-14 | 1989-12-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1324656A JPH03185546A (ja) | 1989-12-14 | 1989-12-14 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185546A true JPH03185546A (ja) | 1991-08-13 |
Family
ID=18168265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1324656A Pending JPH03185546A (ja) | 1989-12-14 | 1989-12-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185546A (ja) |
-
1989
- 1989-12-14 JP JP1324656A patent/JPH03185546A/ja active Pending
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