JPH03186914A

JPH03186914A - Ｉｃカードの接続装置

Info

Publication number: JPH03186914A
Application number: JP1325228A
Authority: JP
Inventors: Yasushi Suzuki; 恭鈴木; Nobuaki Takahachi; 高蜂　宣明; Koji Kakimoto; 浩二柿本; Masaaki Saito; 正明斎藤; Toru Iwano; 岩野　徹
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1989-12-15
Filing date: 1989-12-15
Publication date: 1991-08-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】し産業上の利用分野］この発明はパーソナルコンピュータ等に用いられるＩＣ
カードの接続装置に係り、更に詳しくはそのＩＣカード
の抜き差しに際し、システムリセットをかけ、プログラ
ムの暴走等を防止するようにしたＩＣカードの接続装置
に関するものである。

［従　来　例コ近年、ＬＳＩ技術の進歩により大容量の記憶素子が開発
され、磁気カードに代わるＩＣカードが提案されており
、このＩＣカードにはＣＰＵも内蔵したものと、メモリ
素子だけを内蔵したメモリ・カードがある。

このようなカードを用いるパーソナルコンピュータ等に
は、例えば第５図および第６図に示すＩＣカードの接続
装置が備えられている。

この同において、メモリ・カード１が抜き差しできる装
置２本体側には、複数の端子３．．３．．３３、・・・
ｇ　３　ｎを有するコネクタ４が備えられており、その
メモリ・カート１にはそれら複数の端子３．。

３□、３３．・・、３ｎと接続可能な複数の端子５１，
５□。

５３．・・・、５ｎが備えられている。また、システム
の誤動作防＋ｔの点から、電源系ライン（アースおよび
電源用線）の端子３　ｉ、　、　３２のリードは他の信
号系ライン（データ、アＩ−レスや制御用線）の端子３
３゜・・・、３ｎより長くなっており、メモリ・カード
王を差し込むに際し、最初に電源系ラインが接続され、
その後に信号系ラインが接続されるようになっており、
またそのメモリ・カート↓を抜くに際し、それら電源系
ラインが最後に断状態にされるようになっている。

また、ＩＣカードの接続装置としては、上記アースの端
子３．を最長リードとし、メモリ・カード１３を差し込むに際してアースを最初に接続し、メモリ・カ
ード１を抜くに際してそのアースを最後に断状態とし、
メモリ・カード１の保護をよりよく行なえるようにした
ものがある。

［発明が解決しようとする問題点］ところで、」二記ＩＣカートの接続装置を備えたシステ
ムにあっては、メモリ・カード１の抜き差しを検出し、
その後メモリ・カード王が差し込まれている場合そのメ
モリ・カード１」二のプログラムで種々処理が実行され
、またメモリ・カード１が差し込まれていない場合シス
テム装置２の内蔵プログラムで種々処理が実行されるも
のがある。このようなシステムでは、メモリ・カードｊ
上のプログラムで種々処理が実行されているときに、そ
のメモリ・カード１が抜かれてしまうと、実行中のプロ
グラムが無くなることから、システムが暴走してしまう
という問題点があった。

この発明は上記問題点に鑑みなされたもので、その目的
はメモリ・カードの抜き差しに際し、システム装置ッ１
〜を発生し、システムの暴走を防止４することができるようにしたＩＣカードのシステム装置
を提供することにある。

［問題点を解決するための手段］上記１］的を達成するために、この発明は、メモリ等と
してのＩＣカードにデータを書き込み、または」二記■
Ｃカードのデータを読み出すシステム装置側には−に記
■Ｃカードとの間で電源、アースおよび信号系ラインを
接続可能とする複数の端子を備えたコネクタが備えられ
、」〕記ｉＣカード側には上記端子と接続する複数の端
子が備えられているＩＣカードの接続装置において、−
ヒ記装置本体側には上記ＩＣカードの抜き差しを検出す
る検出用端子と、該検出用端子からの信号により当該装
置本体内のＣＰＵ（システムの主制御装置）等にリセッ
１〜信号を発生するリセット発生１μｉ路とを設け、上
記ＩＣカート側には上記検出用端子と接続可能な当該端
子を介して当該ＩＣカーＩくの抜き差し検出用の信号を
出力する／Ｊ１力回路とを設けたことを要旨とする。

［作　　用］１′：ＲＱ構成としたので、メモリ・カードの抜き差し
に際し、装置本体側では、ノ４壺短リードの検出用端子
とメモリ・カードの端子とが接続されたとき、またそれ
ら端子が断状態にされたとき、装置本体の主制御装置（
ＣＰＵ等）のりセット信号が発生される。すなわち、メ
モリ・カードが抜かれたとき、また差し込まれたときに
、その発生したりセラ１〜信号により、装置を備えたシ
ステムが必ずリセットされることから、メモリ・カード
の抜き差しに際し、上記システムが暴走するということ
がなくなる。

［実　施　例」以下、この発明の実施例を第１図乃至第４図に基づいて
説明する。なお、図中、第５図と同一部分および相当部
分には同一符号を付し重複説明する。

第１図および第２同において、装置２本体側には、メモ
リ・カード１の抜き差しを検出するため、プルアップ抵
抗６を介して電源（Ｖ　ｃｃ、）に接続している端子７
およびアースに接続している端子８と、その検出用の端
子７からの信号によりシステムリセラｌ〜の信号を発生
するリセット発生回路とが備えられている。一方、メモ
リ・カード１には、それら端子７，８と接続可能な端子
９，ＩＣが設けられている。なお、メモリ・カー１へに
よっては、それら端子と同じ働きをする端子、例えばプ
ルアップ抵抗、あるいはプルダウン抵抗が備えられ、こ
れら祇杭による制御信号を出力する端子が設けられてい
るものもあり、この場合その端子を利用すればよい。

］−、記すセッ１−発生回路を第３図を参照して詳しく
説明すると、このリセット発生回路は、検出用の端子７
からの信号（カード検出信号）をシステムのタロツク信
号でラッチする第１のＦ　−１＝’　（例えばＤタイプ
）回路１１と、このラッチ信号を次のタロツク信跨のタ
イミングでラッチする第２のＩパ・Ｉパ（例えば１）タ
イプ）　＋！４１路１２と、第１および第２の１・゛・
Ｉ・”回路１１，１．２のＱ　７ｉＳ力の排他的論理和
を取るＥＯＲ（１１１路１３と、このＥＯＲ回路Ｉ３の
出力をクロック信号のタイミングで一時記憶する第３の
１・゛・ド回路（例えば、］ｋ１・゛・ＩパＩＣ１路）
１４とが備えられており、この一第３の１・゛・Ｉ＝’　ｌＩＪ回路１３のＱ出力端子か
らの信号がシステムリセッ１−信号にされている。

さらに、図、Ｊ＜シないが、システム装置２側の端子お
よびメモリ・カード１側の端子には、第５図と同様に、
電源系ライン（電源およびアース）、信号系ライン（デ
ータ、アドレス、制御）に該当するものが設けられてい
る。

次に−に記構成の１．　Ｃカードのシステム装置の動作
を第４図のタイムチャー１〜に基づいて説明する。

まず、装置２本体側にメモリ・カードＪが差し込まれて
いるものとすると、検出用の端子７からはメモリ・カー
ド１の端子９．ＩＣを介した当該端子８のアース（”　
Ｌ　”）信号（カード検出信号）が出力される（同図（
ｂ）に示す）。すると、第↓のＦＦ回路１１にはそのｒ
ｒ　Ｌ　Ｉ＋レベルがクロック信号の立ち上りタイミン
グでラッチされるため、カード検出信号がＩＩＬ”レベ
ルの間、第王のトドＬＬ　Ｌ　ＩＴレベルに保持される（同図（、）に示す
）。

ここで、メモリ・カート１が扱かれると、検出用の端子
７はプルアップ抵抗６によりＩＩ　Ｊ（　ＩＩレベルと
なるため、カー１〜検出信号はｒｒ　Ｈ　ＩＩとなり、
このＩＩ　Ｈ　ＴＴレベルはクロック信号の立ち上りタ
イミングで第１のトド回路１１にラッチされる（同図（
ｃ）にボす）。このとき、第２のＦ・ド回路１２はリセ
ットされた状態、つまり“Ｉ−Ｉ”レベルがラッチされ
ていないため、■□ＯＲ回路１３の出力は“Ｈ”レベル
となり（同図（８）にシバす）、この“Ｈ　”レベルは
−１−記クロック信号の立ち下がりタイミングで第３の
Ｆ　−　Ｆ回路１４に記憶される（同図（ｆ）に示す）
。すなわち、第３のＦ−Ｆ（０１路１４のＱ出力（シス
テム装置ッ１−）がＩＩＬ”レベルになることから、上
記装置２を備えたシステムにはリセットがかけられるこ
とになる。

続いて、上記検出用の端子７が”Ｈ”レベルのままであ
ることから、第１のＦ　−　ＦＩｉｉｌ路１１にはｔｒ
　Ｈ　Ｎレベルが保持されることになり、この“Ｈ”レ
ベルが次のクロック信号の立ち上りタイミングで第２の
Ｆ−Ｆ回路１２にラッチされる（同図（ｄ）に示す）。

すると、第１のド・Ｆ回路１１および第２のＦ　−　Ｆ
回路Ｉ２のＱ出力がｒｒ　Ｈ　ｎレベルとなるため、Ｆ
ＯＲ回路１３の出力は“Ｌ”レベルにされ（同図（ｅ）
に示す）、この“Ｊ、″レベルはそのタロツク信号の立
ちドがりで第３のＦ−Ｆ回路１４に記憶される（同図（
ｆ）に示す）。

すなわち、第３のＦ−Ｆ回路Ｉ４のＱ出力はＩＩ　Ｈ　
Ｉ＋レベルから丁、″レベルになるため、」二記装置２
を備えたシステムのリセットが解除される。

一方、メモリ・カード１が差し込まれると、Ｊ−。

記したように、カード検出信号がＩＩ　Ｌ　ＩＴレベル
とななり（同図（ｂ）に示す）、第１のＦ−Ｆ回路１１
にはその“Ｌ　ＩＩレベルがクロック信号の立ち上りタ
イミングでラッチされる（同図（ｃ）に示す）。このと
き、第２のＦ−　Ｆ’回路】２にはＩＩ　Ｈ　ＩＩレベ
ルがラッチされていることから、Ｆ　Ｏ　Ｒ回路Ｉ３の
出力が”Ｈ”レベルとされ（同図（ｅ）に示す）、この
“Ｈ　Ｉ＋レベルはそのクロック信号の立ち下がりタイ
ミングで第３のＦ・Ｆ回路１４に記憶される（同図（ｆ
）に示す）。すなわち、第３のＦ・Ｉ−’回路１４のＱ
出力は“Ｈ”レベルから“Ｈ”レベルになるため、シス
テム装置２にはリセットがかけられることになる。

続いて、上記検出用の端子７がｕ　Ｌ　＋ｔレベルのま
まであることから、第１のＦ−Ｆ回路１】には“Ｌ　Ｈ
Ｉしベルが保持されることになり、この“Ｌ　Ｉ＋レベ
ルが次のクロック信号の立ち七リタイミングで第２の１
？・ド四Ｍ１２にラッチされる（同図（ｄ）に示す）。

すると、第１−のＦ−Ｆ同Ｋｌｌおよび第↓のＦ−Ｆ回
路１２のＱ出力がＩＩ　Ｌ”レベルとなるため、Ｅ　Ｏ
Ｒ回路１３の出力は１Ｌ”レベルとされ（同図（ｅ）に
示す）、この“Ｉ、″レベルはそのタロツク信号の立ち
下がりで第３のＦ　−１’回路１４に記憶される（同図
（ｆ）に示す）。

すなわち、第３のＦ・１・゛回路１４のＱ　、Ｉｓ力は
“ＴＩ”レベルからＬＬ　ＬＩ＋ＩＩルになるため、上
記装置２を備えたシステムのリセットが解除される。

このように、システム装置２側にあっては、メモリ・カ
ード１の抜き差しに際し、クロック周期幅リセッ１−信
号が発生され、その都度システムにリセットがかけられ
るため、システムの暴走を防ぐことができる。

なお、−１−、記実施例ではメモリ・カード１について
説明しているが、他のＩＣカードであっても同様の効果
がある。

［発明の効果］１１以上説明したように、この発明のＩＣカードの接続装置
によれば、ＩＣカード（メモリ・カード）の抜き差しに
際し、その都度装置本体のシステム等のりセンｌ−信号
を発生するようにしたので、そのメモリ・カードの抜き
差しに際し、システム等がその都度リセッ１〜されるた
め、そのシステム等の暴走を確実に防止することができ
る。

【図面の簡単な説明】

第１図および第２図はこの発明の一実施例を示すＩＣカ
ードの接続装置の概略的部分ブロック図および側面図、
第３１ｉ２１は上記ｉＣカードの接続装置の制御回路の
概略的ブロック図、第４同は上記丁Ｃカードの接続装置
ｎの動作を説明するタイムチャー１・図、第５図および
第６図は従来のＩＣカードの接続装置の概略的部分ブロ
ック図および側面図である。図中、］はメモリ・カート、２は装置、３１１３２１３
３　＋　３４　＋・・、３ｎ、７．８は端子（装置本体
側の）、４はコネクタ、６はプルアップ抵抗、５１１５
２１５３１５４、・・・、５ｎ、９．ＩＣは端子（メモ
リ・カード側の）、１１は第１の１・・ド回路、１２は
第２のＦ−１回路、１３は狂２− ＯＲ回路、１４は第３のＦ−１回路である。

Claims

【特許請求の範囲】

（１）メモリ等としてのＩＣカードにデータを書き込み
、または前記ＩＣカードのデータを読み出すシステム装
置側には前記ＩＣカードとの間で電源、アースおよび信
号ラインを接続可能とする複数の端子を備えたコネクタ
が備えられ、前記ＩＣカード側には前記端子と接続する
複数の端子が備えられているＩＣカードの接続装置にお
いて、前記装置本体側には前記ＩＣカードの抜き差しを検出す
る検出用端子と、該検出用端子からの信号により当該装
置本体内のＣＰＵ（システムの主制御装置）等にリセッ
ト信号を発生するリセット発生回路とを設け、前記ＩＣ
カード側には前記検出用端子と接続可能な当該端子を介
して当該ＩＣカードの抜き差し検出用の信号を出力する
出力回路とを設けたことを特徴とするＩＣカードの接続
装置。
（２）前記装置本体側では、前記ＩＣカードの差し込ま
れていない、場合前記検出用端子を“Ｈ”レベルとし、
前記ＩＣカードの抜き差しに際してはアースの“Ｌ”レ
ベルを前記ＩＣカードを介し、前記検出用端子より入力
し、前記検出用端子の信号の立ち上りおよび立ち下がり
タイミングで前記システムリセット信号を発生するよう
にした請求項（１）記載のＩＣカードの接続装置。