JPH0318771B2 - - Google Patents
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- Publication number
- JPH0318771B2 JPH0318771B2 JP58083487A JP8348783A JPH0318771B2 JP H0318771 B2 JPH0318771 B2 JP H0318771B2 JP 58083487 A JP58083487 A JP 58083487A JP 8348783 A JP8348783 A JP 8348783A JP H0318771 B2 JPH0318771 B2 JP H0318771B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- holding
- output
- state
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は複数個のカウンタを有する情報処理装
置におけるカウンタ回路に関する。
置におけるカウンタ回路に関する。
背景技術
従来、情報処理装置において複数個のカウンタ
を構成する場合、一般に更新周期がマシンサイク
ルに対して十分に大きいにもかかわらず、更新方
向、加減算定数、カウント周期の相違から被カウ
ント値個有に更新回路を用意する必要があり、ハ
ードウエア量が大きくなるという欠点があつた。
を構成する場合、一般に更新周期がマシンサイク
ルに対して十分に大きいにもかかわらず、更新方
向、加減算定数、カウント周期の相違から被カウ
ント値個有に更新回路を用意する必要があり、ハ
ードウエア量が大きくなるという欠点があつた。
発明の開示
本発明の目的は、マシンサイクルに対して更新
周期が十分に大きい複数個のカウンタを構成する
場合、前記カウンタの被カウント値と、前記カウ
ンタ個有の更新方向、加減算定数と、前記カウン
タのカウント指示パルス信号に共通の走査可能な
アドレスを与え、前記カウンタの共通に処理でき
るようにし、更新回路が唯１個のみで更新を可能
にするカウンタ回路を提供することにある。
周期が十分に大きい複数個のカウンタを構成する
場合、前記カウンタの被カウント値と、前記カウ
ンタ個有の更新方向、加減算定数と、前記カウン
タのカウント指示パルス信号に共通の走査可能な
アドレスを与え、前記カウンタの共通に処理でき
るようにし、更新回路が唯１個のみで更新を可能
にするカウンタ回路を提供することにある。
本発明の構成について述べると、本発明は、複
数個のカウンタを有し、それぞれ該複数個のカウ
ンタに固有の周期を有する複数のパルス信号を発
生する情報処理装置において、前記各カウンタの
被カウント値をアドレス指定可能に格納する第１
の格納手段と、前記被カウント値個有のカウント
方向およびカウント数を決定する指示情報をアド
レス指定可能に格納する第２の格納手段と、前記
第１および第２の格納手段に対して走査可能なア
ドレスを与えるアドレス指定手段と、前記複数の
パルス信号と一対一対応に設けられ、対応する該
パルス信号が与えられたとき第１の状態を保持す
る複数の保持手段と、前記アドレス指定手段から
前記固有の周期に等しいかまたは短い周期で順次
出力される前記アドレスに基づき前記複数の保持
手段のうちの１つを選択し、該選択された保持手
段の状態を出力したあと、該保持手段に第２の状
態を保持させる選択手段と、前記アドレス指定手
段から出力される前記アドレスにより指定された
第１の格納手段内の被カウント値を、前記選択手
段より出力された前記保持手段の状態が前記第１
の状態を示しているとき第２の格納手段の指示に
よりカウント更新する更新手段とを有するカウン
タ回路である。
数個のカウンタを有し、それぞれ該複数個のカウ
ンタに固有の周期を有する複数のパルス信号を発
生する情報処理装置において、前記各カウンタの
被カウント値をアドレス指定可能に格納する第１
の格納手段と、前記被カウント値個有のカウント
方向およびカウント数を決定する指示情報をアド
レス指定可能に格納する第２の格納手段と、前記
第１および第２の格納手段に対して走査可能なア
ドレスを与えるアドレス指定手段と、前記複数の
パルス信号と一対一対応に設けられ、対応する該
パルス信号が与えられたとき第１の状態を保持す
る複数の保持手段と、前記アドレス指定手段から
前記固有の周期に等しいかまたは短い周期で順次
出力される前記アドレスに基づき前記複数の保持
手段のうちの１つを選択し、該選択された保持手
段の状態を出力したあと、該保持手段に第２の状
態を保持させる選択手段と、前記アドレス指定手
段から出力される前記アドレスにより指定された
第１の格納手段内の被カウント値を、前記選択手
段より出力された前記保持手段の状態が前記第１
の状態を示しているとき第２の格納手段の指示に
よりカウント更新する更新手段とを有するカウン
タ回路である。
本発明によれば、複数個のカウンタを有する場
合においても、各カウンタの被カウント値、更新
方向、加減算定数、カウント指示信号をアドレス
指定可能に格納することにより、唯１個の更新回
路を使用するのみで、すべてのカウンタの更新が
可能となり、したがつてハードウエア量が少くて
すむという効果がある。
合においても、各カウンタの被カウント値、更新
方向、加減算定数、カウント指示信号をアドレス
指定可能に格納することにより、唯１個の更新回
路を使用するのみで、すべてのカウンタの更新が
可能となり、したがつてハードウエア量が少くて
すむという効果がある。
発明を実施するための最良の形態
本発明を実施例により図面を参照して説明す
る。
る。
第１図は本発明の実施例のブロツク図を示す。
第１図において、レジスタフアイル１には複数の
カウンタの被カウント値が格納されている。信号
線６，７はそれぞれレジスタフアイル１の初期設
定パスおよび読み出しパスである。信号線８は加
減算器５の演算結果出力をレジスタフアイル１の
入力端に接続するものであり、信号線９はレジス
タフアイル１の出力を加減算器５の入力端に接続
するものである。レジスタフアイル２の部分２ａ
には前記被カウント値に対応する加減算定数が格
納され、部分２ｂには前記被カウント値に対応す
る更新方向を決定する１ビツト情報が格納されて
いる。部分２ｂの内容が“０”のとき更新方向は
−であり、“１”のとき更新方向は＋である。信
号線１０はレジスタフアイル２の初期設定パスで
ある。信号線１１はレジスタフアイル２の部分２
ｂの出力端を加減算器５に接続する。信号線１２
はレジスタフアイル２の部分２ａの出力端を加減
算器５に接続する。アドレス生成回路３はマシン
サイクルで走査しているカウンタ回路で、信号線
１３によつてレジスタフアイル１，２カウント指
示信号選択保持回路４にアドレスを与える。カウ
ント指示信号選択保持回路４は信号線１４によつ
て入力される前記カウンタのカウント指示信号を
保持するもので、信号線１３によつてアドレス指
示されるまで保持している。信号線１５はカウン
ト指示信号選択保持回路４の出力端を加減算器５
に接続するものである。加減算器５は、信号線９
からの入力を信号線１２による入力で指示される
加減算定数と信号線１１による入力で指示される
更新方向とで、信号線１５から入力される信号が
“１”のとき演算し、演算結果を信号線８に出力
する。信号線１５から入力される信号が“０”の
ときの演算結果は、信号線９の入力がそのまま出
力される。信号線１６は、レジスタフアイル１，
２を初期設定するために、アドレス生成回路３に
アドレスを設定する信号の入力線である。
第１図において、レジスタフアイル１には複数の
カウンタの被カウント値が格納されている。信号
線６，７はそれぞれレジスタフアイル１の初期設
定パスおよび読み出しパスである。信号線８は加
減算器５の演算結果出力をレジスタフアイル１の
入力端に接続するものであり、信号線９はレジス
タフアイル１の出力を加減算器５の入力端に接続
するものである。レジスタフアイル２の部分２ａ
には前記被カウント値に対応する加減算定数が格
納され、部分２ｂには前記被カウント値に対応す
る更新方向を決定する１ビツト情報が格納されて
いる。部分２ｂの内容が“０”のとき更新方向は
−であり、“１”のとき更新方向は＋である。信
号線１０はレジスタフアイル２の初期設定パスで
ある。信号線１１はレジスタフアイル２の部分２
ｂの出力端を加減算器５に接続する。信号線１２
はレジスタフアイル２の部分２ａの出力端を加減
算器５に接続する。アドレス生成回路３はマシン
サイクルで走査しているカウンタ回路で、信号線
１３によつてレジスタフアイル１，２カウント指
示信号選択保持回路４にアドレスを与える。カウ
ント指示信号選択保持回路４は信号線１４によつ
て入力される前記カウンタのカウント指示信号を
保持するもので、信号線１３によつてアドレス指
示されるまで保持している。信号線１５はカウン
ト指示信号選択保持回路４の出力端を加減算器５
に接続するものである。加減算器５は、信号線９
からの入力を信号線１２による入力で指示される
加減算定数と信号線１１による入力で指示される
更新方向とで、信号線１５から入力される信号が
“１”のとき演算し、演算結果を信号線８に出力
する。信号線１５から入力される信号が“０”の
ときの演算結果は、信号線９の入力がそのまま出
力される。信号線１６は、レジスタフアイル１，
２を初期設定するために、アドレス生成回路３に
アドレスを設定する信号の入力線である。
次にこの第１図の動作について説明すると、ま
ず信号線１６によりアドレス生成回路３にアドレ
スを与え、レジスタフアイル１，２をそれぞれ信
号線６，１０により初期設定する。初期設定以後
アドレス生成回路３はマシンサイクルで走査し、
信号線１３によりレジスタフアイル１，２および
カウント指示信号選択保持回路４にアドレスを与
え、アドレス指示されたレジスタフアイル１の出
力は、レジスタフアイル２の出力とカウント指示
信号選択保持回路４の出力の指示により加減算器
５で演算され、再びレジスタフアイル１に格納さ
れる。（この動作を以後更新動作と呼ぶ）。例えば
アドレス０、１、２の３つが存在する場合は、あ
るマシンサイクルT0でアドレス０の更新動作が
行なわれると、マシンサイクルT0＋１ではアド
レス１、T0＋２ではアドレス２、T0＋３ではア
ドレス０のように更新動作が続けられ、信号線１
５が“１”のときのみレジスタフアイル１の被カ
ウント値がカウントされる。従つて複数個のカウ
ンタは個有の更新条件の相違に関係なく唯一の更
新回路で構成が可能となる。
ず信号線１６によりアドレス生成回路３にアドレ
スを与え、レジスタフアイル１，２をそれぞれ信
号線６，１０により初期設定する。初期設定以後
アドレス生成回路３はマシンサイクルで走査し、
信号線１３によりレジスタフアイル１，２および
カウント指示信号選択保持回路４にアドレスを与
え、アドレス指示されたレジスタフアイル１の出
力は、レジスタフアイル２の出力とカウント指示
信号選択保持回路４の出力の指示により加減算器
５で演算され、再びレジスタフアイル１に格納さ
れる。（この動作を以後更新動作と呼ぶ）。例えば
アドレス０、１、２の３つが存在する場合は、あ
るマシンサイクルT0でアドレス０の更新動作が
行なわれると、マシンサイクルT0＋１ではアド
レス１、T0＋２ではアドレス２、T0＋３ではア
ドレス０のように更新動作が続けられ、信号線１
５が“１”のときのみレジスタフアイル１の被カ
ウント値がカウントされる。従つて複数個のカウ
ンタは個有の更新条件の相違に関係なく唯一の更
新回路で構成が可能となる。
第２図は、カウント指示信号選択保持回路４の
詳細ブロツク図である。FF４０〜FF４７は、レ
ジスタフアイル１，２のワード０〜７に対応した
フリツプフロツプであり、第１図の信号線１４で
示した信号線１４０〜１４７がそれぞれセツト信
号として入力される。信号線１４０〜１４７は第
３図で示す予め決められた周期のカウントパルス
信号である。またFF４０〜FF４７にはデコーダ
４０１の出力信号４１０〜４１７が各々１ビツト
ずつホールド信号として入力されていて、例えば
FF４５は、信号線１４５で入力した周期100Tの
カウントパルス信号でセツトされ、信号線４１５
が“０”であれば保持し、信号線４１５が“１”
になつたら保持をやめるように動作する。デコー
ダ４０１はアドレス生成回路３の出力を第４図の
ごとくデコードして信号線４１０〜４１７を生成
出力する。従つて信号線４１５の場合は、アドレ
ス生成回路３の出力が５(H)のときだけ“１”にな
る。またアドレス生成回路３の出力は、レジスタ
フアイル１，２のワードに合わせて０→１→２→
３→４→５→６→７→０→１→…とマシンクロツ
クで走査しているので、信号線４１５が“１”に
なるのは8T周期ということになる。セレクタ４
０２はFF４０〜FF４７の出力信号４２０〜４２
７を入力し、アドレス生成回路３の値により、第
４図のごとく選択出力する。すなわちFF４５の
場合は、アドレス生成回路３の出力が５(H)のとき
のみ選択出力されるわけである。（信号線１５に
出力される） 以上によりレジスタフアイル１のワード５の被
カウント値がカウント指示ごとに＋30されるよう
にレジスタフアイル２のワード５の加減算定数、
更新方向が設定されていれば、第５図のタイムチ
ヤートで示すように動作して、レジスタフアイル
１のワード５の被カウンタ値Ａは＋30される。
詳細ブロツク図である。FF４０〜FF４７は、レ
ジスタフアイル１，２のワード０〜７に対応した
フリツプフロツプであり、第１図の信号線１４で
示した信号線１４０〜１４７がそれぞれセツト信
号として入力される。信号線１４０〜１４７は第
３図で示す予め決められた周期のカウントパルス
信号である。またFF４０〜FF４７にはデコーダ
４０１の出力信号４１０〜４１７が各々１ビツト
ずつホールド信号として入力されていて、例えば
FF４５は、信号線１４５で入力した周期100Tの
カウントパルス信号でセツトされ、信号線４１５
が“０”であれば保持し、信号線４１５が“１”
になつたら保持をやめるように動作する。デコー
ダ４０１はアドレス生成回路３の出力を第４図の
ごとくデコードして信号線４１０〜４１７を生成
出力する。従つて信号線４１５の場合は、アドレ
ス生成回路３の出力が５(H)のときだけ“１”にな
る。またアドレス生成回路３の出力は、レジスタ
フアイル１，２のワードに合わせて０→１→２→
３→４→５→６→７→０→１→…とマシンクロツ
クで走査しているので、信号線４１５が“１”に
なるのは8T周期ということになる。セレクタ４
０２はFF４０〜FF４７の出力信号４２０〜４２
７を入力し、アドレス生成回路３の値により、第
４図のごとく選択出力する。すなわちFF４５の
場合は、アドレス生成回路３の出力が５(H)のとき
のみ選択出力されるわけである。（信号線１５に
出力される） 以上によりレジスタフアイル１のワード５の被
カウント値がカウント指示ごとに＋30されるよう
にレジスタフアイル２のワード５の加減算定数、
更新方向が設定されていれば、第５図のタイムチ
ヤートで示すように動作して、レジスタフアイル
１のワード５の被カウンタ値Ａは＋30される。
第１図は本発明の実施例のブロツク回路図、第
２図は回路４の詳細を示すブロツク図、第３図な
いし第５図は回路４の動作を説明するための図で
ある。 １……第１の格納手段（レジスタフアイル）、
２……第２の格納手段（レジスタフアイル）、３
……アドレスを与える手段（アドレス生成回路）、
４……カウント指示信号選択保持回路、５……更
新回路（加減算器）。
２図は回路４の詳細を示すブロツク図、第３図な
いし第５図は回路４の動作を説明するための図で
ある。 １……第１の格納手段（レジスタフアイル）、
２……第２の格納手段（レジスタフアイル）、３
……アドレスを与える手段（アドレス生成回路）、
４……カウント指示信号選択保持回路、５……更
新回路（加減算器）。
Claims (1)
- 【特許請求の範囲】 １ 複数個のカウンタを有し、それぞれ該複数個
のカウンタに固有の周期を有する複数のパルス信
号を発生する情報処理装置において、 前記各カウンタの被カウント値をアドレス指定
可能に格納する第１の格納手段と、 前記被カウント値固有のカウント方向およびカ
ウント数を決定する指示情報をアドレス指定可能
に格納する第２の格納手段と、 前記第１および第２の格納手段に対して走査可
能なアドレスを与えるアドレス指定手段と、 前記複数のパルス信号と一対一対応に設けら
れ、対応する該パルス信号が与えられたとき第１
の状態を保持する複数の保持手段と、 前記アドレス指定手段から前記固有の周期に等
しいかまたは短い周期で順次出力される前記アド
レスに基づき前記複数の保持手段のうちの１つを
選択し、該選択された保持手段の状態を出力した
あと該保持手段に第２の状態を保持させる選択手
段と、 前記アドレス指定手段から出力される前記アド
レスにより指定された第１の格納手段内の被カウ
ント値を、前記選択手段より出力された前記保持
手段の状態が前記第１の状態を示しているとき第
２の格納手段の指示によりカウント更新する更新
手段と を有することを特徴とするカウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348783A JPS59210726A (ja) | 1983-05-14 | 1983-05-14 | カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8348783A JPS59210726A (ja) | 1983-05-14 | 1983-05-14 | カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59210726A JPS59210726A (ja) | 1984-11-29 |
| JPH0318771B2 true JPH0318771B2 (ja) | 1991-03-13 |
Family
ID=13803830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348783A Granted JPS59210726A (ja) | 1983-05-14 | 1983-05-14 | カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210726A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614343A (en) * | 1979-07-13 | 1981-02-12 | Hitachi Ltd | Analogue output circuit |
-
1983
- 1983-05-14 JP JP8348783A patent/JPS59210726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59210726A (ja) | 1984-11-29 |
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