JPH0319521A - フェーズ・ロックド・ループ回路 - Google Patents
フェーズ・ロックド・ループ回路Info
- Publication number
- JPH0319521A JPH0319521A JP1155318A JP15531889A JPH0319521A JP H0319521 A JPH0319521 A JP H0319521A JP 1155318 A JP1155318 A JP 1155318A JP 15531889 A JP15531889 A JP 15531889A JP H0319521 A JPH0319521 A JP H0319521A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- input
- vco
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は任意のくり返し周期をもつ標準入力パルス信号
（例；ＩＴ〜４Ｔ）と倍速入力パルス信号（例；Ｔ／２
〜２Ｔ）の両方からクロツク信号を抽出することができ
るＰＬＬ回路に関するものである。
（例；ＩＴ〜４Ｔ）と倍速入力パルス信号（例；Ｔ／２
〜２Ｔ）の両方からクロツク信号を抽出することができ
るＰＬＬ回路に関するものである。
従来の技術
従来、任意のくり返し周期をもつ標準入力パルス信号と
倍速入力パルス信号の両方の信号がらクロツク信号を抽
出するために入力信号のエッジを検出する必要があるＰ
ＬＬ回路としては第３図に例示するようなものが実用化
されている。以下図面を参照しながら説明する。第３図
において、１ａは標準入力信号源、ｉｂは倍速入力信号
源、２ａと２ｂは入力信号を遅延させるための遅延器、
３はＥＸ．ＯＲゲート、４は上記遅延器２ａと２ｂとＥ
Ｘ．ＯＲゲート３および切り換えスイッチｌ５で構成さ
れたエッジ検出回路、８はアナログスイッチ、９は上記
４と８で構威された位相比較器、１０ａは標準入力パル
ス信号時に上記位相比較器の出力を平滑化させるための
ローパスフィルタ（ＬＰＦ）．１０ｂは倍速入力パルス
信号時に上記位相比較器の出力を平滑化させるためのロ
ーバスフィルタ（ＬＰＦ）、１１は上記位相比較器の出
力をＬＰＦ１０ａ，１０ｂを介して得られた出力によっ
て発振周波数が制御される電圧制御型発振器（ＶＣＯ）
、１ ５は上記遅延器２ａか２ｂを選択するための切
り換えスイッチ、１６は上記入力信号＃．１ａか１ｂを
選択するための切り換えスイッヂ、２０はループフィル
タのＬＰＦ １０ａか１ ０ ｝）を選択するための切
ｊ）換えスイッチ、２１はｈ記ＶＣＯの発振周波数を変
える手段として発振コンデンザ１８か１９を選択するた
めの切り換えスイッヂである。以上のように構成された
ＰＬＬ回路について以下その動作について第３図と第４
図を参照しながら説明する。まず、標準入力動作時には
、第３図の切り換えスイッチ１５と１６と２０および２
１はそれぞれ八例の状態にある。この場合第４図に示す
任意のくり返し周期をもつ標準入力信号源１ａの標準入
力信号ａは入力端子Ｔ１に入力されるとともにその標準
人力パルス信号ａは直接ＥＸ．ＯＲゲートへ入力される
入力信号ａと遅延器２ａを介して遅延された遅延入力信
号ｂとに分かれる。上記遅延入力信号ｂは遅延Ｂ２ａで
決定された遅延時間（Ｔ／２）だけ入力信号ａより遅延
され、ＥＸ．ＯＲゲート３へ人力される。
倍速入力パルス信号の両方の信号がらクロツク信号を抽
出するために入力信号のエッジを検出する必要があるＰ
ＬＬ回路としては第３図に例示するようなものが実用化
されている。以下図面を参照しながら説明する。第３図
において、１ａは標準入力信号源、ｉｂは倍速入力信号
源、２ａと２ｂは入力信号を遅延させるための遅延器、
３はＥＸ．ＯＲゲート、４は上記遅延器２ａと２ｂとＥ
Ｘ．ＯＲゲート３および切り換えスイッチｌ５で構成さ
れたエッジ検出回路、８はアナログスイッチ、９は上記
４と８で構威された位相比較器、１０ａは標準入力パル
ス信号時に上記位相比較器の出力を平滑化させるための
ローパスフィルタ（ＬＰＦ）．１０ｂは倍速入力パルス
信号時に上記位相比較器の出力を平滑化させるためのロ
ーバスフィルタ（ＬＰＦ）、１１は上記位相比較器の出
力をＬＰＦ１０ａ，１０ｂを介して得られた出力によっ
て発振周波数が制御される電圧制御型発振器（ＶＣＯ）
、１ ５は上記遅延器２ａか２ｂを選択するための切
り換えスイッチ、１６は上記入力信号＃．１ａか１ｂを
選択するための切り換えスイッヂ、２０はループフィル
タのＬＰＦ １０ａか１ ０ ｝）を選択するための切
ｊ）換えスイッチ、２１はｈ記ＶＣＯの発振周波数を変
える手段として発振コンデンザ１８か１９を選択するた
めの切り換えスイッヂである。以上のように構成された
ＰＬＬ回路について以下その動作について第３図と第４
図を参照しながら説明する。まず、標準入力動作時には
、第３図の切り換えスイッチ１５と１６と２０および２
１はそれぞれ八例の状態にある。この場合第４図に示す
任意のくり返し周期をもつ標準入力信号源１ａの標準入
力信号ａは入力端子Ｔ１に入力されるとともにその標準
人力パルス信号ａは直接ＥＸ．ＯＲゲートへ入力される
入力信号ａと遅延器２ａを介して遅延された遅延入力信
号ｂとに分かれる。上記遅延入力信号ｂは遅延Ｂ２ａで
決定された遅延時間（Ｔ／２）だけ入力信号ａより遅延
され、ＥＸ．ＯＲゲート３へ人力される。
ＥＸ．ＯＲゲート３の出力には上記入力信号ａと上記遅
延入力信号ｂとのＥＸ．ＯＲ動作桔果が第４図に示す様
に固定時間幅Ｔ Ｗ ｃとして出力される。上記固定時
間幅ＴＷｃのトＩの区間は位相比較器であるアナログス
イッチ８はオンとなりＶＣＯ１１の出力信号である再生
クロツクｆと入力信号ａとの位相差が位相比較器９の位
相比較器出力ｅとして出力端子Ｔ３へ出力される。また
固定特間幅ＴＷｃのＬの区間はアナログスイッチ８はオ
フでザンブルホールド動作をして前値の位相誤差電圧を
保持して位相比較器９の位相比較器出力ｅとして出力端
子Ｔ３へ出力される。さらに−ｈ記ｒ−ｐｐ１０ａで平
滑化された直流出力によってＶＣＯＩ １の周波数をコ
ントロールすることによりＰ Ｌ Ｌ回路を構成して出
力端子Ｔ４から標準入力信号ａに対する標準再生クロツ
ク信号ｆを抽出する。
延入力信号ｂとのＥＸ．ＯＲ動作桔果が第４図に示す様
に固定時間幅Ｔ Ｗ ｃとして出力される。上記固定時
間幅ＴＷｃのトＩの区間は位相比較器であるアナログス
イッチ８はオンとなりＶＣＯ１１の出力信号である再生
クロツクｆと入力信号ａとの位相差が位相比較器９の位
相比較器出力ｅとして出力端子Ｔ３へ出力される。また
固定特間幅ＴＷｃのＬの区間はアナログスイッチ８はオ
フでザンブルホールド動作をして前値の位相誤差電圧を
保持して位相比較器９の位相比較器出力ｅとして出力端
子Ｔ３へ出力される。さらに−ｈ記ｒ−ｐｐ１０ａで平
滑化された直流出力によってＶＣＯＩ １の周波数をコ
ントロールすることによりＰ Ｌ Ｌ回路を構成して出
力端子Ｔ４から標準入力信号ａに対する標準再生クロツ
ク信号ｆを抽出する。
次に倍速人力動作時には、第３図の切り換えスイッヂ１
５と１６と２０および２１はそれぞれＢ側の状，帳にあ
る。第５図に倍速人力動作時における夕１’ Ｅングチ
ャートを示す。この場合第４図のタイミングチャートの
動作状態と異なるところとして、入力信号源は倍速入力
信号源１ｂとなり，遅延入力信号ｂは遅延器２ｂで決定
された遅延時間（Ｔ／４）だけ入力信号ａより遅延され
、ＶＣＯの発振周波数は発振用コンデンサＣ１８より容
量の小さい発振用コンデンサＣ１９を選択することによ
り標準入力動作時のＶＣＯ発振周波数ｆの２倍である２
ｆにされている。各動作タイミングは第５図に示す通り
第４図に比して全て２倍の動作速度で動作しているだけ
のため，標準人力時と同じ動作をする各ブロック図に関
しての動作説明は省略する。したがって倍速入力動作時
はＶＣＯの発振周波数を２倍に高くし、さらに遅延器と
ＬＰＦを切り換えることにより標準人力時の動作速度よ
り２倍の動作速度で動作するＰＬＩ、回路を構成して出
力端子Ｔ４−から倍速再生クロソク信号２ｒを抽出する
ちのであった。
５と１６と２０および２１はそれぞれＢ側の状，帳にあ
る。第５図に倍速人力動作時における夕１’ Ｅングチ
ャートを示す。この場合第４図のタイミングチャートの
動作状態と異なるところとして、入力信号源は倍速入力
信号源１ｂとなり，遅延入力信号ｂは遅延器２ｂで決定
された遅延時間（Ｔ／４）だけ入力信号ａより遅延され
、ＶＣＯの発振周波数は発振用コンデンサＣ１８より容
量の小さい発振用コンデンサＣ１９を選択することによ
り標準入力動作時のＶＣＯ発振周波数ｆの２倍である２
ｆにされている。各動作タイミングは第５図に示す通り
第４図に比して全て２倍の動作速度で動作しているだけ
のため，標準人力時と同じ動作をする各ブロック図に関
しての動作説明は省略する。したがって倍速入力動作時
はＶＣＯの発振周波数を２倍に高くし、さらに遅延器と
ＬＰＦを切り換えることにより標準人力時の動作速度よ
り２倍の動作速度で動作するＰＬＩ、回路を構成して出
力端子Ｔ４−から倍速再生クロソク信号２ｒを抽出する
ちのであった。
発明が解決しようとする課題
以上のように構威されたＰＬＬ回路では、倍速入力動作
時における各ブロックの動作周波数は、標準入力動作時
に比較して確実に２倍以上の動作速度が必要となる。し
たがって標準時と兼用して倍速時に高い周波数で使用す
る場合、高い動作速度で安定なＶＣ○，アナログスイッ
チ回路等を得るには回路遅延時間等の問題が発生するた
めに非常に実現困難となる。
時における各ブロックの動作周波数は、標準入力動作時
に比較して確実に２倍以上の動作速度が必要となる。し
たがって標準時と兼用して倍速時に高い周波数で使用す
る場合、高い動作速度で安定なＶＣ○，アナログスイッ
チ回路等を得るには回路遅延時間等の問題が発生するた
めに非常に実現困難となる。
また、倍速入力動作時のｖＣＯ発振周波数は標準人力動
作時の発振周波数より高くしなければならないため発振
調整用コンデンサ，ＬＰＦ，切り換えスイッチ等の外付
け部品を追加する必要があり部品コストは高価なものと
なるなど以上多くの欠点があった。
作時の発振周波数より高くしなければならないため発振
調整用コンデンサ，ＬＰＦ，切り換えスイッチ等の外付
け部品を追加する必要があり部品コストは高価なものと
なるなど以上多くの欠点があった。
本発明は上記問題点に鑑みてなされたもので、無調整化
可能な可変時間幅ＴＷを作り、低コストで高精度、かつ
簡易な構戒で標準入力動作時と兼用して倍速入力動作時
にも無調整で対応可能な高安定なＰＬＬ回路を提供する
ことを目的としている。
可能な可変時間幅ＴＷを作り、低コストで高精度、かつ
簡易な構戒で標準入力動作時と兼用して倍速入力動作時
にも無調整で対応可能な高安定なＰＬＬ回路を提供する
ことを目的としている。
課題を解決するための手段
本発明は上記問題点を解決するため、任意のくり返し周
期をもつ入力信号に位相ロック可能な位相比較器とＶＣ
Ｏ （電圧制御発振器）およびＬＰＦとを具備するＰＬ
Ｌ （フェーズ・ロツクド・ループ）回路であって、入
力信号のエッジ検出を行うエッジ検出回路と、上記ＶＣ
Ｏの出力信号と制御電圧により出力パルス幅が制御され
る出力パルス制御回路と、上記ＶＣＯの出力信号を整数
倍の高い周波数にするための逓倍回路とを有し、上記エ
ッジ検出回路の出力を上記出力パルス制御回路の制御電
圧とし、上記出力パルス制御回路の出力を上記位相比較
器の入力信号とし、上記逓倍回路から上記ＶＣＯ信号の
逓倍出力が得られる様に構成するものである。
期をもつ入力信号に位相ロック可能な位相比較器とＶＣ
Ｏ （電圧制御発振器）およびＬＰＦとを具備するＰＬ
Ｌ （フェーズ・ロツクド・ループ）回路であって、入
力信号のエッジ検出を行うエッジ検出回路と、上記ＶＣ
Ｏの出力信号と制御電圧により出力パルス幅が制御され
る出力パルス制御回路と、上記ＶＣＯの出力信号を整数
倍の高い周波数にするための逓倍回路とを有し、上記エ
ッジ検出回路の出力を上記出力パルス制御回路の制御電
圧とし、上記出力パルス制御回路の出力を上記位相比較
器の入力信号とし、上記逓倍回路から上記ＶＣＯ信号の
逓倍出力が得られる様に構成するものである。
作用
本発明は上記した構成により倍速入力動作時には、エッ
ジ検出回路４の出力である固定時間幅Ｃは出力バルスｉ
ｔｉｌＪ ＃回路におけるＤ−ＦＦ６のクロツク入力端
子へ入力され、一方、Ｖｃｏ出力周波数信号ｆは出力パ
ルス制御回路におけるインバータ５を介してＤ−ＦＦ６
のデータ入力端子へ入力されることにより、Ｄ−ＦＦ６
の出力には固定時間幅ＴＷｃの立ち上がりエッジに同期
した可変時間幅ＴＷｄが出力される。この出力はさらに
位相比較器におけるアナログスイッチ８に印加され、エ
ッジ検出回路４と出力パルス制御回路１７を含むＰＬＬ
回路の負帰還系の特性によって人力パルス信号とＶＣＯ
ＩＩの出力である再生クａツク信号周波数ｆとの位相誤
差出力が位相比較器において常になくなる様に精度よく
制御される。したがって−９０’移相器１２とＥＸ．Ｏ
Ｒゲート１３で構成された逓倍回路１４出力には位相ロ
ックされた安定な倍速再生クロツク信号２ｆが抽出され
る。また、標準入力動作時には固定時間幅Ｃは直接アナ
ログスイッチ８に印加されることにより、上記倍速入力
動作時と同様にＰＬＬ動作が行われ、出力端子Ｔ４から
標準再生クロツク信号ｒが得られる。
ジ検出回路４の出力である固定時間幅Ｃは出力バルスｉ
ｔｉｌＪ ＃回路におけるＤ−ＦＦ６のクロツク入力端
子へ入力され、一方、Ｖｃｏ出力周波数信号ｆは出力パ
ルス制御回路におけるインバータ５を介してＤ−ＦＦ６
のデータ入力端子へ入力されることにより、Ｄ−ＦＦ６
の出力には固定時間幅ＴＷｃの立ち上がりエッジに同期
した可変時間幅ＴＷｄが出力される。この出力はさらに
位相比較器におけるアナログスイッチ８に印加され、エ
ッジ検出回路４と出力パルス制御回路１７を含むＰＬＬ
回路の負帰還系の特性によって人力パルス信号とＶＣＯ
ＩＩの出力である再生クａツク信号周波数ｆとの位相誤
差出力が位相比較器において常になくなる様に精度よく
制御される。したがって−９０’移相器１２とＥＸ．Ｏ
Ｒゲート１３で構成された逓倍回路１４出力には位相ロ
ックされた安定な倍速再生クロツク信号２ｆが抽出され
る。また、標準入力動作時には固定時間幅Ｃは直接アナ
ログスイッチ８に印加されることにより、上記倍速入力
動作時と同様にＰＬＬ動作が行われ、出力端子Ｔ４から
標準再生クロツク信号ｒが得られる。
実施例
第１図は本発明の一実施例を示している。第１図におい
て、第３図のＰＬＬ回路と異なるところは、ＬＰＦ １
０ｂと切り換えスイッチ２１と２０およびＶＣＯ発振
用コンデンザ】９が除去され、その代わりＤ−ＦＦ（フ
リップ・フロツブ）６とインバータ５で構成された出力
パルス制御回路ｌ７とエッジ検出回路４の固定時間幅Ｔ
ＷｃとＤ−ＦＦ６の可変時間幅ＴＷｄとを選択する切り
換えスイッヂ７と、さらに−９０”移相器１２とＥＸ．
ＯＲゲートＩ３で構成された逓倍回路１４が追加されて
いる。第３図および第４図と同じ動作を期されているブ
ロックには同一番号を付している。したがって、第３図
および第４図と同じ標準人力動作をする各ブロック図お
よび各タイミングに関しての動作説明は省略する。
て、第３図のＰＬＬ回路と異なるところは、ＬＰＦ １
０ｂと切り換えスイッチ２１と２０およびＶＣＯ発振
用コンデンザ】９が除去され、その代わりＤ−ＦＦ（フ
リップ・フロツブ）６とインバータ５で構成された出力
パルス制御回路ｌ７とエッジ検出回路４の固定時間幅Ｔ
ＷｃとＤ−ＦＦ６の可変時間幅ＴＷｄとを選択する切り
換えスイッヂ７と、さらに−９０”移相器１２とＥＸ．
ＯＲゲートＩ３で構成された逓倍回路１４が追加されて
いる。第３図および第４図と同じ動作を期されているブ
ロックには同一番号を付している。したがって、第３図
および第４図と同じ標準人力動作をする各ブロック図お
よび各タイミングに関しての動作説明は省略する。
倍速人力動作時において、倍速入力信号源１ｂはエッジ
検出回路４の入力端子Ｔ１へ入力され、エッジ検出回路
４の出力端子Ｔ２には固定時間幅Ｃとして第２図に示す
ように出力される。この固定時間幅Ｃの信号はＤ−ＦＦ
６のクロツク端子へ入力される。
検出回路４の入力端子Ｔ１へ入力され、エッジ検出回路
４の出力端子Ｔ２には固定時間幅Ｃとして第２図に示す
ように出力される。この固定時間幅Ｃの信号はＤ−ＦＦ
６のクロツク端子へ入力される。
一方ｖＣ○出力信号ｆはインバータ５を介して上記Ｄ
− Ｆ Ｆ ６のデータ入力端子へ反転入力されること
により、Ｄ−ＦＦ６の出力Ｑには第２図に示す様な可変
時間輻ＴＷｄとして出力されるとともに、切り換えスイ
ッチ７を介して位相比較器ってあるアナログスイッチ８
へ入力される。上記Ｄ−ＦＦ６の出力信号である可変時
間幅ＴＷｄは上記固定時間幅Ｃの立ち上がりエッジに同
期して、さらに入力信号ａに対しても完全に同期した信
号となる。したがって入力信号ａの位相が変化した場合
、Ｄ−ＦＦ６のＱ出力である第２図の可変時間幅ＴＷｄ
も入力信号ａの位相変化に追従する。
− Ｆ Ｆ ６のデータ入力端子へ反転入力されること
により、Ｄ−ＦＦ６の出力Ｑには第２図に示す様な可変
時間輻ＴＷｄとして出力されるとともに、切り換えスイ
ッチ７を介して位相比較器ってあるアナログスイッチ８
へ入力される。上記Ｄ−ＦＦ６の出力信号である可変時
間幅ＴＷｄは上記固定時間幅Ｃの立ち上がりエッジに同
期して、さらに入力信号ａに対しても完全に同期した信
号となる。したがって入力信号ａの位相が変化した場合
、Ｄ−ＦＦ６のＱ出力である第２図の可変時間幅ＴＷｄ
も入力信号ａの位相変化に追従する。
さらに可変時間幅ＴＷｄの出力パルス幅ＴＷが変化する
ことにより、位相比較器９のアナログスイッチ８も追従
してオン／オフされるため入力信号ａとＶＣＯＩＩの出
力である再生クロツク信号ｆとの位相差に対応した位相
比較器出力ｅが出力されＰＬＬ回路が構成される。さら
に位相ロツクされた再生クロツク信号ｆは直接ＥＸ．Ｏ
Ｒゲートｌ３へ入力される信号ｆと、−９０”移相器１
２を介して入力される信号ｇとに分かれ、−９０”移相
器１２とＥＸ．ＯＲゲート１３とで逓倍回路１４が構成
される。したがって出力端子Ｔ５から倍速入力信号ａに
同期した倍速再生クロツク信号２ｆが抽出される。
ことにより、位相比較器９のアナログスイッチ８も追従
してオン／オフされるため入力信号ａとＶＣＯＩＩの出
力である再生クロツク信号ｆとの位相差に対応した位相
比較器出力ｅが出力されＰＬＬ回路が構成される。さら
に位相ロツクされた再生クロツク信号ｆは直接ＥＸ．Ｏ
Ｒゲートｌ３へ入力される信号ｆと、−９０”移相器１
２を介して入力される信号ｇとに分かれ、−９０”移相
器１２とＥＸ．ＯＲゲート１３とで逓倍回路１４が構成
される。したがって出力端子Ｔ５から倍速入力信号ａに
同期した倍速再生クロツク信号２ｆが抽出される。
発明の効果
以上の説明から明らかなように、本発明によればきわめ
て簡易な回路橘威で標準入力動作と倍速入力動作にも対
応可能なＰＬＬ回路が構成できる。さらに従来のＰＬＬ
回路構戒に比して、倍速入力動作時において、発振用コ
ンデンサを切り換えて、ＶＣＯの発振周波数を変えると
か、ＰＬＬのループ特性を最適にするためにループフィ
ルタ（ＬＰＦ）を切り換えたりする必要がなく倍速再生
クロツク信号が得られる。したがってＰＬＬ回路の各ブ
ロックの動作速度を上げる必要がないため、回路設計が
簡単で出力パルス制御回路、ＶＣＯなとの無調整化が可
能で、しかも高安定なＰＬＬ回路が容易に実現できると
いった実用的で非常にすぐれた効果が得られるものであ
る。
て簡易な回路橘威で標準入力動作と倍速入力動作にも対
応可能なＰＬＬ回路が構成できる。さらに従来のＰＬＬ
回路構戒に比して、倍速入力動作時において、発振用コ
ンデンサを切り換えて、ＶＣＯの発振周波数を変えると
か、ＰＬＬのループ特性を最適にするためにループフィ
ルタ（ＬＰＦ）を切り換えたりする必要がなく倍速再生
クロツク信号が得られる。したがってＰＬＬ回路の各ブ
ロックの動作速度を上げる必要がないため、回路設計が
簡単で出力パルス制御回路、ＶＣＯなとの無調整化が可
能で、しかも高安定なＰＬＬ回路が容易に実現できると
いった実用的で非常にすぐれた効果が得られるものであ
る。
第ｌ図は本発明の一実施例におけるＰＬＩ、回路を示す
ブロック図、第２図は本発明の一実施例におけるＰＬＬ
回路の倍速人力動作を説明するタイム・チャート、第３
図は従来のＰＬＬ回路を示すブロック図、第４図は従来
のＰＬＬ回路の標準入力動作を説明するタイム・チャー
ト、第５図は従来のＰＬＬ回路の倍速入力動作を説明す
るタイム・チャートである。 １ｂ・・・・・・倍速入力信号源、２ａ，ｂ・・・・・
・遅延器、４・・・・・・エッジ検出回路、６・・・・
・・Ｄ−ＦＦ （フリップ・フロップ）、１７・・・・
・・出力パルス制御回路、８・・・・・・アナログスイ
ッチ、９・・・・・・位相比較器、１２・・・・・・−
９０゜移相器、１４・・・・・・逓倍回路、Ｃ・・・・
・・固定時間幅ＴＷ，ｄ・・・・・・可変時間幅ＴＷ，
ｆ・・・・・・標準再生クロツク信号、２ｆ・・・・・
・倍速再生クロツク信号。
ブロック図、第２図は本発明の一実施例におけるＰＬＬ
回路の倍速人力動作を説明するタイム・チャート、第３
図は従来のＰＬＬ回路を示すブロック図、第４図は従来
のＰＬＬ回路の標準入力動作を説明するタイム・チャー
ト、第５図は従来のＰＬＬ回路の倍速入力動作を説明す
るタイム・チャートである。 １ｂ・・・・・・倍速入力信号源、２ａ，ｂ・・・・・
・遅延器、４・・・・・・エッジ検出回路、６・・・・
・・Ｄ−ＦＦ （フリップ・フロップ）、１７・・・・
・・出力パルス制御回路、８・・・・・・アナログスイ
ッチ、９・・・・・・位相比較器、１２・・・・・・−
９０゜移相器、１４・・・・・・逓倍回路、Ｃ・・・・
・・固定時間幅ＴＷ，ｄ・・・・・・可変時間幅ＴＷ，
ｆ・・・・・・標準再生クロツク信号、２ｆ・・・・・
・倍速再生クロツク信号。
Claims (1)
- 任意のくり返し周期をもつ入力信号に位相ロック可能な
位相比較器とＶＣＯ（電圧制御発振器）およびＬＰＦと
を具備するＰＬＬ（フェーズ・ロックド・ループ）回路
であって、入力信号のエッジ検出を行うエッジ検出回路
と、上記ＶＣＯの出力信号と制御電圧により出力パルス
幅が制御される出力パルス制御回路と、上記ＶＣＯの出
力信号を整数倍の高い周波数にするための逓倍回路とを
有し、上記エッジ検出回路の出力を上記出力パルス制御
回路の制御電圧とし、上記出力パルス制御回路の出力を
上記位相比較器の入力信号とし、上記逓倍回路から上記
ＶＣＯ信号の逓倍出力が得られる様に構成したことを特
徴とするフェーズ・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155318A JP2669060B2 (ja) | 1989-06-16 | 1989-06-16 | フェーズ・ロックド・ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155318A JP2669060B2 (ja) | 1989-06-16 | 1989-06-16 | フェーズ・ロックド・ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319521A true JPH0319521A (ja) | 1991-01-28 |
| JP2669060B2 JP2669060B2 (ja) | 1997-10-27 |
Family
ID=15603266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155318A Expired - Fee Related JP2669060B2 (ja) | 1989-06-16 | 1989-06-16 | フェーズ・ロックド・ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2669060B2 (ja) |
-
1989
- 1989-06-16 JP JP1155318A patent/JP2669060B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2669060B2 (ja) | 1997-10-27 |
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