JPH03201733A - データワードの時間組込み処理方法及びその方法を実施する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は所定の一定周波数により到達する第１データワ
ードの系列と、より低い周波数により到達する第２デー
タワードの系列との時間組込み処理方法に関するもので
あり、その方法においては各第１データワードの処理が
所定の周波数の逆数値より短い期間を必要とし、同時に
この方法を実施する装置にも関連している。

（従来の技術） 特に、この種類の方法は、データワードとしてデジタル
化されたアナログ信号源のサンプリング値あるいは既に
デジタル的に提供された信号のサンプリング値を処理す
る信号プロセッサにより実施され、その信号は時間依存
であり、同じ信号の個別のサンプリング値又は同じ信号
源の個別のサンプリング値は各場合において同じプログ
ラムに従って処理される。これに対する特殊の応用の場
合は、例えば現在広まっているコンパクトディスクＣＤ
記憶媒体からの、デジタル化された音声信号の処理であ
る。これら信号値の各々はこの信号プロセッサ内の応用
プログラムの形の同じアルゴリズムを受けるので、サン
プリング周期内に実行され得る命令の数と命令それ自身
のエクステントとは使用されたデジタル信号プロセッサ
の仕事に対する尺度を表現する。

この応用の場合には、例えばＣＤの場合には４４．１ｋ
Ｈｚのサンプリング周波数で繰り返す前景プログラムに
おいて信号プロセッサ内で実行される最高音部と最低音
部との設定と同時に音量とバランスのような一次機能の
他に、例えば時間を少ししか必要としないことにより二
次機能として参照され得る音声システム内での別の機能
が存在する。これらの二次機能に対する信号の変化の速
度は、従って一次機能に対するよりも相当少ないので、
−次機能に対する前景プログラムの実行の間のサンプリ
ング周期の中又は終わりに残っている時間差の内に、二
次機能を実行することが可能である。

そのような二次機能の一例は音声システム内のステレオ
／モノ切り換え又はステーション識別子を解読するため
の手段である。

背景プログラムを実行することができるために、サンプ
リング周期が前景プログラムの命令により完全に占有さ
れないことがそれ故に必要である。

背景プログラム用の空間がサンプリング周期内に普通は
制限されるので、その背景プログラムは相当する数の適
当なサブ−プログラムに分割されなければならず、その
ような１個のサブ−プログラムがその特番前景プログラ
ムの後の連続するサンプリング周期内に処理される。そ
の背景プログラムの相当するサブ−プログラム内へプロ
グラムされた分枝がそれで各前景プログラムの終わりに
実行されて、引き続く前景プログラムの開始への復帰分
枝が相当する同期信号により頻繁に制御されるので、こ
の同期信号を待つために待ちループが背景サブ−プログ
ラムの終わりに設けられる。

これがすでにこの信号プロセッサの都合の悪い時間利用
となる。更にその上、各プログラム分枝に対して、特に
分枝アドレスの取扱のために、多くの指令が与えられな
ければならず、それが背景サブ−プログラムが小さくな
るほど比例して増加するプログラム実行時間を必要とす
る。

（発明が解決しようとする課題） 本発明の目的は冒頭に述べた種類の方法を開示すること
であり、その方法では一定サンプリング周期内で第１デ
ータワードの処理の後の残っている時間が、少なくとも
１つの別のデータワードの処理のために可能な限り用い
られ得る。

（課題を解決するための手段） 本発明によると、この目的は、所定の第１の個数の第１
データワードのが各々の場合に一時的に記憶され、多く
の直接連続するデータワードの間、データワードの処理
の後にこれまでは処理されていない一時的に記憶された
データワードが存在する限り、それぞれの前のデータワ
ードの処理が完了した直後に、一時的に記憶されたデー
タワードが処理され、且つさもなければ少なくとも一つ
の第２データワードが後続する時間の間に処理されてそ
の後第１データワードの処理が自動的に再開されること
により達成される。

この方法においては、第１データワードに対するプログ
ラムの実行のための周期内に残っている時間が、処理さ
れていない一時的に記憶されたデータワードがもはや存
在しなくなるまで複数の周期にわたって蓄積されるので
、少なくとも１つの第２データワードを処理するために
用いられ得る後続する時間がいまや利用できる。

後続する時間の期間は、一時的に記憶されるデータワー
ドの数により決定され、完全に利用される必要はないが
、すべての第２データワードのうちの第２データワード
の処理が完了してしまった場合には寧ろ、待ちサイクル
が挿入される必要がなく、寧ろ再び一時的に記憶された
次の第１データワードが再び直接に連続して処理され得
る。しかしながら、一般に数個の第２データワードのみ
が、各々の場合にはしばしば一つの第２データワードの
みが、処理されるはずであり、且つこの処理プログラム
は通常は多くの時間を必要としないので、本発明の一つ
の別の改良によると、前記第１の個数は１であり、前の
データワードは新しいデータワードが記憶される場合に
はオーバーライトされること、及び後続する時間の期間
は最大でも所定の周波数の逆数値と等しいことが得策で
ある。特に音声信号処理の場合には、この期間は実質的
に常に充分であり、少ししかメモリ費用を必要としない
。

処理されるべきデータワードを受け取るため、及び処理
されたデータワードを出力するためのデータ端子を有す
るプログラム制御される信号プロセッサを有し、且つ制
御端子を有する、本発明による方法を実施するための装
置は、第１メモリが前記の第１の個数のデータワードに
対し設けられ、この第１メモリの一つの入力端子は、第
１データワードのためのものであってこれら第１データ
ワードをデータワードタイミングを以て第１メモリ内へ
書き込むための入力端子に接続され、且つこの第１メモ
リの一つの出力端子を信号プロセッサからの第１続出信
号により制御される第１スイッチを介して信号プロセッ
サのデータ端子へ接続することが可能であること、及び
第２データワードのための入力端子が信号プロセッサか
らの第２続出信号により制御される第２スイッチを介し
て信号プロセッサのデータ端子へ接続され得ることを特
徴としている。それ故に、この種類の装置においては、
１個のメモリのみが必要であり、一方、制御及び、特に
第１データワードの処理から第２データワードの処理へ
の切り換えはその信号プロセッサにより直接実行され、
各場合における１つの第１データワードの第１メモリへ
の書き込みは第１メモリへ合図される。第１データワー
ドの処理はいまやそれらの到達時間と非同期的に実行さ
れるので、処理されるデータワードの出力に対する相当
する可変の時間シフトがその信号プロセッサ内にプログ
ラムされていない場合には、この処理されたデータワー
ドは到達するデータワードに対して同様に非同期的にそ
の信号プロセッサのデータ端子で正常に出力される。し
かしながら、これは付加的なプロゲラξングと時間支出
を必要とするので、本発明による装置の一つの別の改良
は、第２メモリが設けられて、この第２メモリの１つの
入力端子をその信号プロセッサの書込信号により制御さ
れる第３スイッチを介して信号プロセッサのデータ端子
へ接続することが可能であり、且つその第２メモリの一
つの出力端子に、データワードタイミングに応じた等し
い間隔で、処理されたデータワードを取り出すことが可
能であることを特徴としている。この第２メモリは第１
メモリと大部分一致しており、第２メモリの容量が第１
メモリの容量と一敗する全く対称な配置となる。

これらメモリの容量は所望の後続時間に従って選択する
ことができる。本発明による方法の別の改良を実行する
ための本発明による装置の都合のよい別の改良は、少な
くとも第１メモリ（２６，２８）が各場合に１個のデー
タワードのみを記憶し、且つ新しいデータワードを記憶
する場合には、古いデータワードをオーバーライトする
ことを特徴としている。これが少なくとも１つの第２デ
ータワードの処理のために充分な期間を通常は作り出し
、非常に単純な制御による小さいメモリを必要とするの
みである。

別の応用に対して、特にコンパクトディスクＣＤからの
デジタル音声データの処理に対して、データワードはデ
ータビットタイミングを以てビット直列的に転送される
。これに対する本発明の付加的な別の改良は、データビ
ットタイミングを以て順次にデータビットを受け取り、
且つ各場合に１つのデータワードのデータビットを受け
取った後にこのデータワードを並列形態で第１メモリへ
出力し、且つデータビットタイミングからデータワード
タイミングを発生する直列−並列変換器が前記の第１メ
モリの前段に設けられていることを特徴としている。こ
の直列−並列変換器の出力端子はこの時並列データワー
ドの源を意味する。相当する方法において、第２メモリ
が設けられた場合には、それは並列−直列変換器に引き
継がれるので、データワードは最終的に再びビット直列
的に出力される。

本発明による装置がデジタル音声信号処理のために使用
される場合には、ステレオの音声信号が普通は想定され
、そのデータワードはステレオ音声信号のサンプリング
値であり、各場合に２つのデータ部分ワードで構成され
、２つの順次のデータ部分ワードが各場合に二つのステ
レオチャネルの相互に相当するサンプリング値を表して
いる。

各場合にほとんど同時にこれらの付随するデータ部分ワ
ードを処理することができるようにもするために、本発
明による装置の付加的な別の改良は、少なくとも第１メ
モリが各々１つのデータ部分ワードのための２個の部分
メモリから構成され、中間メモリが一方の部分メモリの
前段に設けられていること、第１及び第２データ部分ワ
ードタイミングが各第２データ部分ワードに対して交互
に発生ずること、及び第１データ部分ワードタイミング
を以て第１中間メモリがデータ部分ワードを書き込み、
且つ第２データ部分ワードタイ箋ングを以て両方の第１
部分メモリが同時にデータ部分ワードを書き込むように
なっていることを特徴としている。この方法においては
、両方のデータ部分ワードが並列に利用でき、且つ直接
連続する指令によりこの信号プロセッサにより転送され
得る。

第２メモリが用いられる場合には、出力側に類似してそ
の第２メモリを構成するのが得策である。

（実施例） 以下、図面につき説明するに、第１図は、多数の順次の
第１データワードｎ−３〜ｎ＋２と第２データワードｍ
とを処理する順序を示す。列ａ〉は、第１データワード
が到来する瞬時と、ｎを任意に付したデータワードに関
するこれらの番号とを矢印で示している。

列ｂ）は、供給されるデータワードを受け且つ一時的に
記憶する中間メモリの内容を表す。この場合、一つのみ
のデータワードが一時的に記憶され、このデータワード
には次に供給されるデータワードがオーバーライト（重
ね書き）されるものとする。

データワードが中間メモリに書き込まれる瞬時と、この
データワードが読み出されて供給される瞬時との間の期
間を列Ｃ〉に示してあり、この続出瞬時を列ｄ）に矢印
で示しである。列Ｃ）は更に、新たな第１データワード
の一時的な各記憶を以てセットされ、このデータワード
が処理のために転送されるとリセットされる処理装置内
のフラグメモリの内容を示している。第１図から明らか
なように、２つの順次の続出瞬時間の期間は２つの順次
のデータワードの到来間の期間よりも短くなる。

従って、中間メモリの読み出しと書き込みとの間の期間
はデータワードｎまでの順次のデータワードに対しだん
だん短くなる。

列ｅ）中の隣接するブロックはそれぞれ１つのワードの
処理を記号化することを意図しているものであり、ブロ
ック中の符号はこの時間中に処理しているデータワード
を示している。この列ｅ）から明らかなように、データ
ワードｎの処理の終了時には、次に続くデータワードｎ
＋１はまだ到来しておらず、第２データワードｍを処理
するための切り換えが生じる。これに対しては、多くと
も第１データワードの周期の処理期間が得られる。その
理由は、データワードｎの処理が次に続くデータワード
ｎ＋１の到来の直前に終了すると、後者のデータワード
ｎ＋１は中間メモリ中にとどまっているが、これは次の
データワードｎ＋２の到来までとどまるだけであり、従
ってデータワードｎ＋１は少なくともデータワードｎ＋
２の到来の直前に読み出して処理に供する必要がある為
である。このことを列Ｃ）及び列ｄ）に示してあり、デ
ータワードｎ＋１が読み出され、その直後に次に続くデ
ータワードｎ＋２が書き込まれる。処理ブロックｍの持
続期間はここで実行される指令の数及び種類によって決
定される。第１図から明らかなように、処理ブロックｍ
の持続時間をより短くすることも容易に可能となる。こ
の場合、第２データワードを処理する次のブロックは、
より少数の第１データワード後に繰り返される。

このようにして、第１データワードの周期と処理期間と
の間の差が順次のデータワードに対して蓄積され、最終
的に第２データワードに対する連続する処理ブロックが
得られる。しかし、第１データワードの到来とこれら第
１データワードの処理とは互いに非同期で実行される。

しかし、この非同期の実行は中間メモリを用いることに
より可能となる。従って、第２データワードを処理する
連続する持続期間を以て低い管理費用でこの処理を極め
て有効的に実行しうるようになる。その理由は、このよ
うな第２データワードの処理は通常短く、第１データワ
ードの周期内で終了せしめうる為である。さもないと、
第２データワードの処理を一旦終了させ、第２データワ
ードを処理する次の連続する期間中に引き続き再開する
必要がある。しかし、この場合必要とする管理費用は第
２データワードに対して得られる処理ブロックの合計の
持続期間に関連するほんのわずかとなる。

処理済のデータワードは第１図の列ｆ〉から明らかなよ
うに各場合に第１データワードの処理の終。

７時に出力される。このことから、第１に、処理済のデ
ータワード間の時間間隔は一定でなく、第２に、この時
間間隔は到来する第１データワード間の時間間隔よりも
短くなるということも分かる。

更に、処理済のデータワードが、供給されたデータワー
ドと同期して生じるようにする、すなわち、１つ或いは
それ以上の完全なデータワードだけの一定のシフトのみ
が許容されるようにすることがしばしば望ましいことと
なる。

このことは、出力側で、処理済の第１データワードに対
する一時記憶装置（中間メモリ）を用い、これら処理済
の第１データワードが第１図における列ｆ）中の瞬時に
応じて生じるようにすることにより達成される。

列ｈ）はこの中間メモリの内容を示す。処理済のデータ
ワードは各々の場合に、列ｆ）に特定された瞬時に書き
込まれ、出力側で一時的に記憶された処理済の第１デー
タワードは、列ｉ〉に示すように処理すべき第１データ
ワードが到来する瞬間と同期して出力される。

列ｇ）における信号波形は、出力側の中間メモリの読み
出しと、後続の処理済のデータワードの次の書き込みと
の間の間隔を示し、且つ同時に、処理済のデータワード
が読み出されるすなわち中間メモリから出力される度に
セットされ、次の処理済のデータワードが書き込まれる
とリセットされる出力側の処理用のフラグメモリの状態
を示している。従って、新たなデータワードはこの列ｇ
）の信号が高レベルにある場合のみ書き込むことができ
る。しかし、列ｅ〉におけるデータワードｎの処理の終
了時には、列ｇ）における信号が依然として低レベルに
ある為、処理済データワードｎは直ちに出力されえず、
この出力は処理ブロックｍの終了時にのみ行われる。こ
のことは、各場合に１つの第１データワードに対する処
理ブロックが新たなデータワードの読み出しで開始され
ずに最後に処理されたデータワードの出力で開始させる
ことにより、処理中に簡単に達成せしめることができる
。このようにすることにより、処理済のデータワードｎ
は列ｆ）から明らかなように、処理ブロックｍの終了時
にのみ出力される。

第２図は、直列に供給され且つ出力されるデジタルステ
レオ音声信号を処理するとともに他のデータワードを処
理する装置をブロックで示す回路図である。この装置は
本質的に、データワードの直−並列変換及び−時記憶の
ための入力部２と、記号的に示す信号プロセッサ３と、
中間メモリ及び並列−直列変換器を有する出力部４とを
具えている。これらの３つの部分は可制御スイッチ３６
及び３８又は５６及び５８によりデータバス５を介して
相互接続され、更に第２データワードに対する入力ライ
ン１７をスイッチ３４を介してデータバス５に接続しう
る。処理すべきデータワードはライン１３を介するビッ
トタイミング信号とともに入力ライン１５を介してビッ
ト直列に供給され、このビットタイミング信号で入力シ
フトレジスタ２２に直列に書き込まれる。各々の場合、
所定数の順次のビット（一般に１６ビツトが２バイトに
相当する）がデータ部分ワードを構威し且つ２つの音声
チャネルのうちの一方の１つのサンプリング値を表し、
２つの順次のデータ部分ワードが２つの音声チャネルの
関連の同時のサンプリング値を表す。同時に到来するデ
ータビット或いはこれらから形成したデータ部分ワード
が属するチャネルが、ライン１１上のチャネル制御信号
により表される。

ビットタイミング信号に対する入力ライン１３は入力シ
フトレジスタ２２以外に入力タイミング制御器２０に導
かれており、この制御器２０は入力ラインエ１を介して
チャネル制御信号をも受け、データ部分ワードを形成す
る各データビット列の終了時にライン２１又は２３に信
号を発生する。２つの関連のデータ部分ワードのうちの
第１のデータ部分ワードの終了時に、ライン２１に信号
が生ぜしめられ、この信号が中間レジスタ２４に供給さ
れ、この瞬時に入力シフトレジスタ２２に含まれている
第１データ部分ワードのデータビットを接続ライン２５
を介してこの中間レジスタに並列形態で書き込む、第２
データ部分ワードの終了時には、そのビットが接続ライ
ン２５を経て人力レジスタ２８の１つの入力端子に並列
形態で存在し、これと同時に中間ルジスタ２４からの第
１データ部分ワードが他の入力レジスタ２６の１つの入
力端子に並列形態で存在し、これらデータ部分ワードの
双方が第２データ部分ワードの終了時にライン２３上の
信号でこれら２つの入力レジスタ２６及び２８に転送さ
れる。次に、これら人力レジスタの内容は出力ライン２
７及び２９に並列形態で存在するようにされる。

ライン２３における信号は更に信号プロセッサ３の制御
入力端子を経てこの信号プロセッサに供給され、この信
号プロセッサのフラグメモリ７をセットしてこの信号プ
ロセッサ３に、２つのデータ部分ワードより成る完全な
データワードが並列形態で得られるということを知らせ
る。信号プロセッサ３がデータ部分ワードの関連の対の
処理を終了すると直ちに、この信号プロセッサが続出信
号を順次にライン３７及び３９を経てスイッチ３６及び
３８に供給し、その結果これらスイッチが出力ライン２
７及び２９を順次にデータバス２５に接続し、この信号
プロセッサが２つのデータ部分ワードを直接順次に書き
込み且つこれらデータ部分ワードを処理プログラムに供
給しうるようになる。

これと同時に、信号プロセッサ３のフラグメモリ７がリ
セット（クリア）される。このシーケンスの原理は第１
図の列ａ）〜ｅ）からも明らかであり、列ａ）に示す瞬
時は、信号が第２図のライン２３に形成される時を表し
ている。

データ部分ワードの対の処理の終了時にフラグメモリ７
がセットされない場合（この場合は第１図でデータワー
ドｎの処理終了時における場合である）には、信号プロ
セッサがライン３５に読出信号を発生させ、この続出信
号によりスイッチ３４を動作させ、入力ライン１７をデ
ータバス５に接続し、これにより第２データワードをこ
の入力ライン１７を介して信号プロセッサ３に並列に転
送してこの第２データワードを処理しろるようにする。

しかし、第２データワードを対応する別の入力端子を経
て信号プロセッサ３に直列に供給することもでき、従っ
て、処理済の第２データワードをデータバス５を介して
並列形態で出力させるか或いは別の出力端子（簡単化の
ために図示せず）を経て直列に出力させることができる
。

データ部分ワードの対の各処理後、信号プロセッサ３は
これら２つのデータ部分ワードをデータバス５を介して
順次出力させ且つ各場合に書込信号をライン５７又は５
９に発生させ、これら書込信号によりスイッチ５６及び
５８を順次に動作させ、従って２つのデータ部分ワード
がそれぞれ入力端子５３又は５５を経て１つの出力レジ
スタ４６又は４日に書き込まれる。これらの瞬時は第１
図の列ｆ）に示す瞬時である。これと同時に、信号プロ
セッサ３のフラグメモリ８がリセットされる。

出力レジスタ４６及び４８に記憶されたデータ部分ワー
ドを、ライン５７及び５９における信号プロセッサの書
込信号と同期しないタイ稟ングでデータ出力ライン１９
にビット直列で順次に出力させるために、更に、出力中
間レジスタ４４と、並列−直列変換器４２と、出力タイ
ミング制御器４０とを設ける。

出力タイくング制御器４０はライン１３を経てデータビ
ットタイミング信号を受けるとともにライン１１を経て
チャネル制御信号を受け、ライン４１．４３及び４５に
内部制御信号を発生する。その結果、処理済のデータワ
ードのデータビットが、入力ライン１５に到来する処理
すべきデータワードのデータビットと同期して出力ライ
ン１９に生ぜしめられ、入力から出力までの間に、全個
数のデータワード或いはデータ部分ワードの対だけのシ
フトが生じている。

一対のデータ部分ワードの開始時に、すなわち第１デー
タ部分ワードの開始時に、ライン４３及び４５に信号が
生ゼしめられる。ライン４３における信号により、一方
のデータ部分ワードが出力レジスタ４８から出力中間レ
ジスタ４４に転送され、且つ、ライン４５における信号
により、他方のデータ部分ワードが出力レジスタ４６か
ら接続ライン４７と、ライン４１における対応する信号
によって丁度導通状態に切り換わっているスイッチ５０
と、接続ライン４９とを経て、並列−直列変換器として
作用する出力シフトレジスタ４２の並列入力端子に書き
込まれる。その後、入力ライン１３におけるデータビッ
トタイミング信号の結果として、この並列データ部分ワ
ードが出力ライン１９を経てビット並列に出力される。

ライン４３における信号により、信号プロセッサ３の出
力フラグメモリ８が再びセットされ、出力レジスタ４６
及び４８がそれぞれ１つのデータ部分ワードを再び受け
うるようになる。その理由は、以前の内容が出力中間レ
ジスタ４４又は出力シフトレジスタ４２に転送されてい
る為である。従って、ライン４３における信号は第１図
の列ｉ）に示す瞬時に生じる。

第１データ部分ワードの終了時には、信号がライン４５
から再度生せしめられ、更にライン４１における信号が
切り換わる為、スイッチ５２がインバータ５４を介して
導通状態に切り換わり、第２データ部分ワードが出力中
間レジスタ４４から出力シフトレジスタ４２の並列入力
端子に供給され、この第２データ部分ワードがライン４
５における信号によってこの出力中間レジスタ４４に書
き込まれる。この第２データ部分ワードは入力ライン１
３におけるデータビットタイごング信号により出力ライ
ン１９を経てビット直列に出力される。

従って、入力レジスタ２６及び２８を用いることにより
、規則的に到来するデータワードの処理中に、これらデ
ータワードの到来周期と順次のデータワードに対する処
理期間との時間差を蓄積し、これらデータワードの到来
とこれらデータワードの処理とを互いに非同期で行い、
前記の時間差に依存する個数のデータワード後に第２デ
ータワードを処理する連続の期間が得られるようにする
ことができる。本例はステレオデジタル音声信号を処理
することに関するものである為、中間レジスタ２２及び
２４を用いた。特に、データ通路中で直列に接続する必
要があり、従って複数のデータワードを一時記憶せしめ
る、レジスタ２６及び２８に類似する複数の入力レジス
タを用いる場合には、１つ又はそれ以上の第２データワ
ードに対して一層長い処理ブロックが可能となること容
易に理解しうるであろう。

【図面の簡単な説明】

第１図は、本発明による方法を示すタイミング線図、 第２図は、入力端及び出力側にメモリを設けた本発明に
よる装置を示すブロック線図である。 ２・・・入力部、 ３・・・信号プロセッサ、 ４・・・出力部、 ７・・・フラグメモリ、 ８・・・出力フラグメモリ、 ２０・・・入力タイミング制御器、 ２２・・・人力シフトレジスタ、 ２４・・・中間レジスタ、 ２６、２８・・・入力レジスタ、 ３４、３６．３８．５０．５２．５６．５８・・・スイ
ッチ、４０・・・出力タイミング制？！［， ４２・・・出カシラドレジスタ（並列−直列変換器）４
４・・・出力中間レジスタ、 ４６、４８・・・出力レジスタ、 ５４・・・インバータ、 口Ｄ Ｑ＃〜−―Ｎ　Ａ （コ１コ　ＣＬ）　　吟− も　２７−　Ｌ

Claims (1)

1. 【特許請求の範囲】 １、所定の一定周波数により到達する第１データワード
   の系列と、より低い周波数により到達する第２データワ
   ードの系列との時間組込み処理方法であって、各第１デ
   ータワードの処理が所定の周波数の逆数値より短い期間
   を必要とするデータワードの時間組込み処理方法におい
   て、 所定の第１の個数の第１データワードが各々の場合に一
   時的に記憶され、多くの直接連続するデータワードの間
   、データワードの処理の後にこれまでは処理されていな
   い一時的に記憶されたデータワードが存在する限り、そ
   れぞれの前のデータワードの処理が完了した直後に、一
   時的に記憶されたデータワードが処理され、且つさもな
   ければ少なくとも１つの第２データワードが後続する時
   間の間に処理されてその後第１データワードの処理が自
   動的に再開されることを特徴とするデータワードの時間
   組込み処理方法。 ２、前記第１の個数は１であり、前のデータワードは新
   しいデータワードが記憶される場合にはオーバーライト
   されること、及び後続する時間の期間は最大でも所定の
   周波数の逆数値と等しいことを特徴とする請求項１記載
   のデータワードの時間組込み処理方法。 ３、処理されるべきデータワードを受け取るため、及び
   処理されたデータワードを出力するためのデータ端子を
   有するプログラム制御される信号プロセッサを有し、且
   つ制御端子を有する、請求項１又は２による方法を実施
   するための装置において、 第１メモリ（２６、２８）が前記の第１の個数のデータ
   ワードに対し設けられ、この第１メモリの１つの入力端
   子は、第１データワードのためのものであってこれら第
   １データワードをデータワードタイミング（２３）を以
   て第１メモリ（２６、２８）内へ書き込むための入力端
   子（２５）に接続され、且つこの第１メモリの一つの出
   力端子（２７、２９）を信号プロセッサ（３）からの第
   １読出信号（３７、３９）により制御される第１スイッ
   チ（３６、３８）を介して信号プロセッサ（３）のデー
   タ端子（５）へ接続することが可能であること、及び第
   ２データワードのための入力端子（１７）が信号プロセ
   ッサ（３）からの第２読出信号（３５）により制御され
   る第２スイッチ（３４）を介して信号プロセッサ（３）
   のデータ端子（５）へ接続され得ることを特徴とするデ
   ータワードの時間組込み処理装置。 ４、第２メモリ（４６、４８）が設けられて、この第２
   メモリの１つの入力端子（５３、５５）を信号プロセッ
   サ（３）の書込信号（５７、５９）により制御される第
   ３スイッチ（５６、５８）を介して信号プロセッサのデ
   ータ端子（５）へ接続することが可能であり、且つその
   第２メモリ（４６、４８）の１つの出力端子（４９）に
   、データワードタイミング（２３）に応じた等しい間隔
   で、処理されたデータワードを取り出すことが可能であ
   ることを特徴とする請求項３記載のデータワードの時間
   組込み処理装置。 ５、少なくとも第１メモリ（２６、２８）が各場合に１
   個のデータワードのみを記憶し、且つ新しいデータワー
   ドを記憶する場合には、古いデータワードをオーバーラ
   イトすることを特徴とする請求項３又は４記載のデータ
   ワードの時間組込み処理装置。 ６、データワードがデータビットタイミングを以てビッ
   ト直列に到達する請求項３、４、又は５記載のデータワ
   ードの時間組込み処理装置において、 データビットタイミングを以て順次にデータビットを受
   け取り、且つ各場合に１つのデータワードのデータビッ
   トを受け取った後にこのデータワードを並列形態で第１
   メモリ （２６、２８）へ出力し、且つデータビットタイミング
   からデータワードタイミング（２３）を発生する直列−
   並列変換器（２０、２２）が前記の第１メモリ（２６、
   ２８）の前段に設けられていることを特徴とするデータ
   ワードの時間組込み処理装置。 ７、データワードがステレオ音声信号のサンプリング値
   であり且つ各場合に２つのデータ部分ワードから構成さ
   れ、２つの順次のデータ部分ワードが各場合に２つのス
   テレオのチャネルの相互に対応するサンプリング値を表
   している請求項３〜６のうちいずれか１項記載のデータ
   ワードの時間組込み処理装置において、 少なくとも第１メモリが各々一つのデータ部分ワードの
   ための２個の部分メモリ（２６、２８）から構成され、
   中間メモリが一方の部分メモリ（２６）の前段に設けら
   れていること、第１及び第２データ部分ワードタイミン
   グが各データ部分ワードに対して交互に発生すること、
   及び第１データ部分ワードタイミングを以て第１中間メ
   モリ（２４）がデータ部分ワードを書き込み、且つ第２
   データ部分ワードタイミングを以て両方の第１部分メモ
   リ（２６、２８）が同時にデータ部分ワードを書き込む
   ようになっていることを特徴とするデータワードの時間
   組込み処理装置。