JPH03203348A - 半導体装置及び半導体装置の製法 - Google Patents
半導体装置及び半導体装置の製法Info
- Publication number
- JPH03203348A JPH03203348A JP1341961A JP34196189A JPH03203348A JP H03203348 A JPH03203348 A JP H03203348A JP 1341961 A JP1341961 A JP 1341961A JP 34196189 A JP34196189 A JP 34196189A JP H03203348 A JPH03203348 A JP H03203348A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate potential
- insulating layer
- diffusion region
- potential extraction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＯＧＯ３（選択酸化）により選択的にフィ
ールド絶縁層が形成され、該フィールド絶縁層により基
板電位取出し領域が囲まれてなる半導体装置における基
板電位の取出し構造とその製法に関する。
ールド絶縁層が形成され、該フィールド絶縁層により基
板電位取出し領域が囲まれてなる半導体装置における基
板電位の取出し構造とその製法に関する。
本発明は、半導体装置において、フィールド絶縁層下の
第１導電型の拡散領域で構成される素子分１１ＨＪＩ域
と、第１導電型の拡散領域が形成された基板電位取出し
領域の表面部とをフィールド絶縁層の端部にて第１導電
型の拡散領域で電気的に接続して構成することにより、
半導体装Ｉの微細化設計に伴なう不純物拡散深さの縮小
化傾向にあっても、基板電位の取出しを基板電位取出し
領域の表面部にて容易に行なうことができるようにした
ものである。
第１導電型の拡散領域で構成される素子分１１ＨＪＩ域
と、第１導電型の拡散領域が形成された基板電位取出し
領域の表面部とをフィールド絶縁層の端部にて第１導電
型の拡散領域で電気的に接続して構成することにより、
半導体装Ｉの微細化設計に伴なう不純物拡散深さの縮小
化傾向にあっても、基板電位の取出しを基板電位取出し
領域の表面部にて容易に行なうことができるようにした
ものである。
また、本発明は、半導体装置の製法において、基板電位
取出し領域が凸部で、かつその端部がテーパ状となるよ
うにパターニングしたのち、上記基板電位取出し領域の
表面部及びテーパ部を含む全面に第１導電型の不純物を
イオン注入し、その後、選択酸化を施して選択的にフィ
ールド絶縁層を形成すると共に、上記基板電位取出し領
域の表面部から上記フィールド絶縁層下にかけて連続的
に第１導電型の拡散領域を形成することにより、半導体
装置の微細化設計に伴なって不純物拡散深さが縮小化さ
れた半導体装置における基板電位の取出しを基板電位取
出し領域の表面部にて容易に行なうことができるように
すると共に、製造工程の簡略化をも図れるようにしたも
のである。
取出し領域が凸部で、かつその端部がテーパ状となるよ
うにパターニングしたのち、上記基板電位取出し領域の
表面部及びテーパ部を含む全面に第１導電型の不純物を
イオン注入し、その後、選択酸化を施して選択的にフィ
ールド絶縁層を形成すると共に、上記基板電位取出し領
域の表面部から上記フィールド絶縁層下にかけて連続的
に第１導電型の拡散領域を形成することにより、半導体
装置の微細化設計に伴なって不純物拡散深さが縮小化さ
れた半導体装置における基板電位の取出しを基板電位取
出し領域の表面部にて容易に行なうことができるように
すると共に、製造工程の簡略化をも図れるようにしたも
のである。
従来の半導体装置、特に基板電位を取出す部分の構造は
、第３図に示すように、例えばＰ型のシアノコン基板（
２１）上のＮ型のエピタキシャル層（２２）に選択的に
素子骨Ｉｆ ２Ｍ域（２３）を形成すると共に、エピタ
キシャル層（２２）上において、ＬＯＧＯＳ （選択
酸化〉を用いて素子分離領域（２３）と対応する箇所に
選択的にフィールド絶縁層（２４）を形成し、このフィ
ールド絶縁層（２４）で囲まれた基板電位取出し領域（
２５）の表面部にエピタキシャル層（２２ンを貫く例え
ばＰ型の不純物拡散領域（破線で示す）（２６）を形成
してなる。
、第３図に示すように、例えばＰ型のシアノコン基板（
２１）上のＮ型のエピタキシャル層（２２）に選択的に
素子骨Ｉｆ ２Ｍ域（２３）を形成すると共に、エピタ
キシャル層（２２）上において、ＬＯＧＯＳ （選択
酸化〉を用いて素子分離領域（２３）と対応する箇所に
選択的にフィールド絶縁層（２４）を形成し、このフィ
ールド絶縁層（２４）で囲まれた基板電位取出し領域（
２５）の表面部にエピタキシャル層（２２ンを貫く例え
ばＰ型の不純物拡散領域（破線で示す）（２６）を形成
してなる。
ところで、最近は、半導体装置の微細化設計に合わせて
、フォトリソグラフィ技術等に関するパターン合わせ精
度の改良、エピタキシャル層の最適化（例えば濃度や膜
厚の最適化）と共に、横方向への拡散量の低減のため、
半導体装置に関する各種プロセス、特に不純物の拡散を
目的とする熱処理の低温化が図られている。これは同時
に、不純物の拡散深さ（ｘｊ）の低減を意味する。
、フォトリソグラフィ技術等に関するパターン合わせ精
度の改良、エピタキシャル層の最適化（例えば濃度や膜
厚の最適化）と共に、横方向への拡散量の低減のため、
半導体装置に関する各種プロセス、特に不純物の拡散を
目的とする熱処理の低温化が図られている。これは同時
に、不純物の拡散深さ（ｘｊ）の低減を意味する。
ところが、第３図で示す基板電位取出し部分における拡
散領域（２６）は、深層拡散を必要とするため、エピタ
キシャル層（２２）厚の低減によっても充分な拡散深さ
（Ｘｊ）が得られず、即ち実線で示すように、エピタキ
シャル層（２２）を貫くことができなくなり、基板電位
の取出しが困難になるという不都合が生しる。
散領域（２６）は、深層拡散を必要とするため、エピタ
キシャル層（２２）厚の低減によっても充分な拡散深さ
（Ｘｊ）が得られず、即ち実線で示すように、エピタキ
シャル層（２２）を貫くことができなくなり、基板電位
の取出しが困難になるという不都合が生しる。
そこで、第４図に示すように、予め素子分離領域（２３
）の形成時に基板電位取出し領域（２５）下にも素子分
離領域（２３）と同じＰ型の拡散領域（擬似的な埋込み
領域） （２７）を形成し、後工程において、基板電位
取出し領域（２５）の表面部に拡散領域（２６）を形成
したとき、この拡散領域（２６〉と上記拡散領域（２７
）が繋がるように構成するという方法が考えられるが、
従来の場合と同様に製造工程が繁雑であるという不都合
がある。即ち、素子分離領域（２３）及び拡散領域（２
７）を形成するためのイオン注入と高温熱処理並びに拡
散領域（２６）を形成するためのイオン注入と低温熱処
理が必要であり、工程が複雑で製造コストもかかるとい
う不都合がある。
）の形成時に基板電位取出し領域（２５）下にも素子分
離領域（２３）と同じＰ型の拡散領域（擬似的な埋込み
領域） （２７）を形成し、後工程において、基板電位
取出し領域（２５）の表面部に拡散領域（２６）を形成
したとき、この拡散領域（２６〉と上記拡散領域（２７
）が繋がるように構成するという方法が考えられるが、
従来の場合と同様に製造工程が繁雑であるという不都合
がある。即ち、素子分離領域（２３）及び拡散領域（２
７）を形成するためのイオン注入と高温熱処理並びに拡
散領域（２６）を形成するためのイオン注入と低温熱処
理が必要であり、工程が複雑で製造コストもかかるとい
う不都合がある。
本発明は、このような点に鑑み威されたもので、その目
的とするところは、半導体装置の微細化設計に伴なう不
純物拡散深さの縮小化傾向においても基板電位の取出し
を基板電位取出し領域の表面部にて容易に行なうことが
できる半導体装置を提供することにある。
的とするところは、半導体装置の微細化設計に伴なう不
純物拡散深さの縮小化傾向においても基板電位の取出し
を基板電位取出し領域の表面部にて容易に行なうことが
できる半導体装置を提供することにある。
また、本発明は、半導体装置の微細化設計に伴って不純
物拡散深さが縮小化された半導体装置における基板電位
の取出しを基板電位取出し領域の表面部にて容易に行な
わしめることができると共に、製造工程の簡略化をも図
ることができる半導体装置の製法に関する。
物拡散深さが縮小化された半導体装置における基板電位
の取出しを基板電位取出し領域の表面部にて容易に行な
わしめることができると共に、製造工程の簡略化をも図
ることができる半導体装置の製法に関する。
本発明の半導体装置は、フィールド絶縁層（２）下の第
１ＨＡ電型の拡散領域で構成される素子分離領域（６）
と、第１導電型の拡散領域（５）が形成された基板電位
取出し領域（（１）の表面部（４ａ）とをフィールド絶
縁層（２）の端部にて第１導電型の拡散領域（７）で電
気的に接続して構成する。
１ＨＡ電型の拡散領域で構成される素子分離領域（６）
と、第１導電型の拡散領域（５）が形成された基板電位
取出し領域（（１）の表面部（４ａ）とをフィールド絶
縁層（２）の端部にて第１導電型の拡散領域（７）で電
気的に接続して構成する。
また、本発明の半導体装置の製法は、基板電位取出し領
域（４）が凸部で、かつその端部（４ｂ）がテーパ状と
なるようにパターニングしたのち、基板電位取出し領域
（４）の表面部（４ａ）及びテーパ部（４ｂ）を含む全
面に第１導電型の不純物をイオン注入し、その後、選択
酸化を施して選択的にフィールド絶縁層（２）を形成す
ると共に、基板電位取出し領域（４）の表面部（４ａ）
からフィールド絶縁層（２）下にかけて連続的に第１導
電型の拡散領域（５１，＋６１及び（７）を形成する。
域（４）が凸部で、かつその端部（４ｂ）がテーパ状と
なるようにパターニングしたのち、基板電位取出し領域
（４）の表面部（４ａ）及びテーパ部（４ｂ）を含む全
面に第１導電型の不純物をイオン注入し、その後、選択
酸化を施して選択的にフィールド絶縁層（２）を形成す
ると共に、基板電位取出し領域（４）の表面部（４ａ）
からフィールド絶縁層（２）下にかけて連続的に第１導
電型の拡散領域（５１，＋６１及び（７）を形成する。
上述の本発明の構成によれば、ＭＦｉ、電位取出し領域
表面部（４ａ）の拡散領域（５）とフィールド絶縁層（
２）下の素子分離領域（６）とをフィールド絶縁層（２
）の端部において拡散領域（７）で電気的に接続するよ
うにしたので、半導体装置の微細化設計に伴なって基板
電位取出し領域表面部（４ａ）の拡散領域（５）が低温
熱処理により浅く形成されたとしても、基板電位取出し
領域表面部（４ａ）において容易に基板電位を取出すこ
とが可能となる。
表面部（４ａ）の拡散領域（５）とフィールド絶縁層（
２）下の素子分離領域（６）とをフィールド絶縁層（２
）の端部において拡散領域（７）で電気的に接続するよ
うにしたので、半導体装置の微細化設計に伴なって基板
電位取出し領域表面部（４ａ）の拡散領域（５）が低温
熱処理により浅く形成されたとしても、基板電位取出し
領域表面部（４ａ）において容易に基板電位を取出すこ
とが可能となる。
また、上述の本発明の製法によれば、基板電位取出し領
域（４）が凸部で、かつその端部（４ｂ）がテーパ状と
なるようにパターニングしたのち、この子−バ部（４ｂ
〉にも不純物をイオン注入するようにしたので、基板電
位取出し領域表面部（４ａ）の拡散領域（５）とフィー
ルド絶縁層（２）下の素子分離領域（６）がテーパ部（
４ｂ）の拡散領域（７）を介して電気的に接続されるこ
ととなり、半導体装置の微細化設計に伴って基板電位取
出し領域表面部（４ａ）の拡散領域（５）が低温熱処理
により浅く形成されたとしても、基板電位取出し領域表
面部（４ａ）において容易に基板電位を取出すことが可
能となる。また、基板電位取出し領域（４）を予め凸部
にパターニングする工程が必要であるが、１回のイオン
注入と１回の低温熱処理（選択酸化）で済み、製造工程
が非常に簡略化される。
域（４）が凸部で、かつその端部（４ｂ）がテーパ状と
なるようにパターニングしたのち、この子−バ部（４ｂ
〉にも不純物をイオン注入するようにしたので、基板電
位取出し領域表面部（４ａ）の拡散領域（５）とフィー
ルド絶縁層（２）下の素子分離領域（６）がテーパ部（
４ｂ）の拡散領域（７）を介して電気的に接続されるこ
ととなり、半導体装置の微細化設計に伴って基板電位取
出し領域表面部（４ａ）の拡散領域（５）が低温熱処理
により浅く形成されたとしても、基板電位取出し領域表
面部（４ａ）において容易に基板電位を取出すことが可
能となる。また、基板電位取出し領域（４）を予め凸部
にパターニングする工程が必要であるが、１回のイオン
注入と１回の低温熱処理（選択酸化）で済み、製造工程
が非常に簡略化される。
以下、第１図及び第２図を参照しながら本発明の詳細な
説明する。
説明する。
第１図は、本実施例に係る半導体装置、特に基板電位を
取出す部分の構造を示す構成図である。
取出す部分の構造を示す構成図である。
この図において、（１１はシリコン基板、（２）は５ｉ
０２等によるフィールド絶縁層、（３）は基板電位取出
し電極である。
０２等によるフィールド絶縁層、（３）は基板電位取出
し電極である。
この構造は、図示する如く、フィールド絶縁層（２）で
囲まれた基板電位取出し領域（旬の表面部（４ａ〉に第
１導電型、例えばＰ型の拡散領域（５）が形成されると
共に、フィールド絶縁層（２）下にもＰ型の素子分離領
域（６）が形成され、更にこれら基板電位取出し領域表
面部（４ａ）の拡散領域＋５＋と素子分離領域（６）と
がフィールド絶縁層（２）の端部近傍に形成されたＰ型
の拡散領域（７）で電気的に接続されて威る。
囲まれた基板電位取出し領域（旬の表面部（４ａ〉に第
１導電型、例えばＰ型の拡散領域（５）が形成されると
共に、フィールド絶縁層（２）下にもＰ型の素子分離領
域（６）が形成され、更にこれら基板電位取出し領域表
面部（４ａ）の拡散領域＋５＋と素子分離領域（６）と
がフィールド絶縁層（２）の端部近傍に形成されたＰ型
の拡散領域（７）で電気的に接続されて威る。
次に、上記第１図で示す本例の半導体装置、即ち基板電
位を取出す部分の構造についての製法を第２図の工程図
に基づいて説明する。尚、第１図と対応するものについ
ては同符号を記す。
位を取出す部分の構造についての製法を第２図の工程図
に基づいて説明する。尚、第１図と対応するものについ
ては同符号を記す。
まず、第２図Ａに示すように、第１ｓ電型、例えばＰ型
のシリコン基板（１）上に第２導電型、例えばＮ型のエ
ピタキシャル層（１１）を形成したのち、このエピタキ
シャル層（１１）上全面に、ＩＩＩＥが３００人程度の
５ｉ（ｈ１！（１２）と膜厚が５００〜１５００人（本
例では１０００人程度）の５ｉｓＮａ膜（１３）を順次
積層する。
のシリコン基板（１）上に第２導電型、例えばＮ型のエ
ピタキシャル層（１１）を形成したのち、このエピタキ
シャル層（１１）上全面に、ＩＩＩＥが３００人程度の
５ｉ（ｈ１！（１２）と膜厚が５００〜１５００人（本
例では１０００人程度）の５ｉｓＮａ膜（１３）を順次
積層する。
次に、第２図Ｂに示すように、基板電位取出し領域（４
）が凸部となるようにパターニングする。即ち、基板電
位取出し領域（４）以外の部分を例えばＫＯＩ＋溶液、
ヒドラジン又はプラズマによるエツチングにて所定の厚
み骨除去する。このとき、基板電位取出し頌＠ （４）
の端部（４ｂ）がテーパ状となるように、面方位性を利
用してパターニングする。このパターニングはトランジ
スタ等が形成される他の素子形ｔｃ ９１域に対しても
行なう。
）が凸部となるようにパターニングする。即ち、基板電
位取出し領域（４）以外の部分を例えばＫＯＩ＋溶液、
ヒドラジン又はプラズマによるエツチングにて所定の厚
み骨除去する。このとき、基板電位取出し頌＠ （４）
の端部（４ｂ）がテーパ状となるように、面方位性を利
用してパターニングする。このパターニングはトランジ
スタ等が形成される他の素子形ｔｃ ９１域に対しても
行なう。
次に、第２図Ｃに示すように、基板電位取出し領域（４
）の表面部（４ａ）及び端部（即ち、テーパ部）（４ｂ
）を含む全面にＰ型の不純物、例えばボロン（Ｂ４）を
１００ Ｋｅν〜３ＤＯＫｅＶの高エネルギニテイオン
注入する。本例では、注入量が４ＸＩＱ１４／ｃｊ程度
、エネルギが１８０ ＫｅＶ程度でイオン注入を行なっ
た。このとき、基板電位取出し領域（４）の表面部（４
ａ）及びテーパ状のシリコン面、即ちテーパ部（４ｂ）
にもポロン（Ｂ９）が打込まれる。
）の表面部（４ａ）及び端部（即ち、テーパ部）（４ｂ
）を含む全面にＰ型の不純物、例えばボロン（Ｂ４）を
１００ Ｋｅν〜３ＤＯＫｅＶの高エネルギニテイオン
注入する。本例では、注入量が４ＸＩＱ１４／ｃｊ程度
、エネルギが１８０ ＫｅＶ程度でイオン注入を行なっ
た。このとき、基板電位取出し領域（４）の表面部（４
ａ）及びテーパ状のシリコン面、即ちテーパ部（４ｂ）
にもポロン（Ｂ９）が打込まれる。
次に、第２図りに示すように、ＬＯＧＯＳ ＜選択酸
化）を施して選択的に、即ち基板電位取出し領域（４）
以外の箇所にフィールド絶縁層（２）を形成する。
化）を施して選択的に、即ち基板電位取出し領域（４）
以外の箇所にフィールド絶縁層（２）を形成する。
このとき、基板電位取出し領域（４）上には、耐酸化膜
であるＳｉ３Ｎ、膜（１３）が形成されているため、該
基板電位取出し領域（４）は酸化されない、また、この
選択酸化によって基板電位取出し領域（４）の表面部（
４ａ）にＰ型の拡散領域（５）が形成されると共に、フ
ィールド絶縁層（２）下にもＰ型の拡散領域、即ち素子
骨Ｎ８Ｎ域（６）が形成され、更にフィールド絶縁層（
２）の端部近傍のシＩ／コン面、即ち上記テーパ部（４
ｂ）においてもＰ型の拡散領域（７）が形成される。
であるＳｉ３Ｎ、膜（１３）が形成されているため、該
基板電位取出し領域（４）は酸化されない、また、この
選択酸化によって基板電位取出し領域（４）の表面部（
４ａ）にＰ型の拡散領域（５）が形成されると共に、フ
ィールド絶縁層（２）下にもＰ型の拡散領域、即ち素子
骨Ｎ８Ｎ域（６）が形成され、更にフィールド絶縁層（
２）の端部近傍のシＩ／コン面、即ち上記テーパ部（４
ｂ）においてもＰ型の拡散領域（７）が形成される。
これら拡散領域＋５１． （６）及び（７）は、第２図
Ｃのイオン注入工程でフィールド絶縁層（２）下、テー
パ部（４ｂ）及び表面部（４ａ）にかけて連続的にボロ
ン（Ｂ゛）がイオン注入されることから、この選択酸化
時においても上記拡散領域＋５１． ＋６１及び（７）
が連続的に形成されて、互いに導通される。換言すれば
、基板電位取出し領域表面部（４ａ）の拡散領域（５）
とフィールド絶縁層（２）下の拡散領域（６）とがテー
パ部（４ｂ）の拡散領域（７）を介して電気的に接続さ
れる。
Ｃのイオン注入工程でフィールド絶縁層（２）下、テー
パ部（４ｂ）及び表面部（４ａ）にかけて連続的にボロ
ン（Ｂ゛）がイオン注入されることから、この選択酸化
時においても上記拡散領域＋５１． ＋６１及び（７）
が連続的に形成されて、互いに導通される。換言すれば
、基板電位取出し領域表面部（４ａ）の拡散領域（５）
とフィールド絶縁層（２）下の拡散領域（６）とがテー
パ部（４ｂ）の拡散領域（７）を介して電気的に接続さ
れる。
次に、第２図已に示すように、基板電位取出し領域（４
）上のＳｉ０ｇ膜（１２）と５ｉＪ４膜（１３）を剥離
したのち、基板電位取出し領域（４）上にへ１等からな
る基板電位取出し電極（３）を形成して本例に係る半導
体装置を得る。
）上のＳｉ０ｇ膜（１２）と５ｉＪ４膜（１３）を剥離
したのち、基板電位取出し領域（４）上にへ１等からな
る基板電位取出し電極（３）を形成して本例に係る半導
体装置を得る。
上述の如く、本例によれば、基板電位取出し領域（４）
が凸部で、かつその端部（４ｂ）がテーパ状となるよう
にパターニングしたのち、このテーパ部（４ｂ）にも不
純物をイオン注入するようにしたので、その後の選択酸
化処理により、基板電位取出し領域表面部（４ａ）の拡
散領域（５）とフィールド絶縁層（２）下の素子分離領
域（６）とが、フィールド絶縁層（２）の端部近傍、即
ちテーパ部（４ｂ）の拡散領域（刀を介して電気的に接
続されることとなる。即ち、パターニング後の基板電位
取出し領域（４）以外の箇所における残りのエピタキシ
ャル４（ＩＩ）を素子分離領域〈６）が貫く程度の選択
酸化、即ち低温の熱処理で基板電位の取出し部を設ける
ことが可能となる。
が凸部で、かつその端部（４ｂ）がテーパ状となるよう
にパターニングしたのち、このテーパ部（４ｂ）にも不
純物をイオン注入するようにしたので、その後の選択酸
化処理により、基板電位取出し領域表面部（４ａ）の拡
散領域（５）とフィールド絶縁層（２）下の素子分離領
域（６）とが、フィールド絶縁層（２）の端部近傍、即
ちテーパ部（４ｂ）の拡散領域（刀を介して電気的に接
続されることとなる。即ち、パターニング後の基板電位
取出し領域（４）以外の箇所における残りのエピタキシ
ャル４（ＩＩ）を素子分離領域〈６）が貫く程度の選択
酸化、即ち低温の熱処理で基板電位の取出し部を設ける
ことが可能となる。
従って、半導体装置の微細化設計に伴なって基板電位取
出し領域表面部（４ａ〉の拡散領域（５）が低温熱処理
（選択酸化）により浅く形成されたとしても、基板電位
取出し領域表面部（４ａ）において容易に基板電位を取
出すことができる。
出し領域表面部（４ａ〉の拡散領域（５）が低温熱処理
（選択酸化）により浅く形成されたとしても、基板電位
取出し領域表面部（４ａ）において容易に基板電位を取
出すことができる。
また、製造工程からみて、基板電位取出し領域（４）を
凸状にパターニングする工程が必要となるが、１回のイ
オン注入と１回の低温熱処理（選択酸化）で済むため、
工程が非常に簡略化され、半導体装置の高生産性並びに
低コスト化を図ることが可能となる。
凸状にパターニングする工程が必要となるが、１回のイ
オン注入と１回の低温熱処理（選択酸化）で済むため、
工程が非常に簡略化され、半導体装置の高生産性並びに
低コスト化を図ることが可能となる。
尚、上記実施例において、第１導電型としてＰ型、第２
導電型としてＮ型を用いたが第１１電型としてＮ型、第
２導電型としてＰ型を用いてもよい。
導電型としてＮ型を用いたが第１１電型としてＮ型、第
２導電型としてＰ型を用いてもよい。
本発明に係る半導体装置は、フィールド絶縁層下の素子
骨ＩＩ ＳＪＩ域と基板電位取出し領域表面部の拡散領
域とをフィールド絶縁層の端部にて拡散領域で電気的に
接続して構成するようにしたので、半導体装置の微細化
設計に伴なう不純物拡散深さの縮小化傾向にあっても、
基板電位の取出しを基板電位取出し領域の表面部にて容
易に行なうことができる。
骨ＩＩ ＳＪＩ域と基板電位取出し領域表面部の拡散領
域とをフィールド絶縁層の端部にて拡散領域で電気的に
接続して構成するようにしたので、半導体装置の微細化
設計に伴なう不純物拡散深さの縮小化傾向にあっても、
基板電位の取出しを基板電位取出し領域の表面部にて容
易に行なうことができる。
また、本発明に係る半導体装置の製法は、基板電位取出
し領域が凸部で、かつその端部がテーパ状となるように
パターニングしたのち、上記基板電位取出し領域の表面
部及びテーパ部を含む全面に不純物をイオン注入し、そ
の後、選択酸化を施して選択的にフィールド絶縁層を形
成すると共に、上記基板電位取出し領域の表面部から上
記フィールド絶縁層下にかけて連続的に不純物拡散領域
を形成するようにしたので、半導体装置の微細化設計に
伴なって、不純物拡散深さが縮小化された半導体装置の
基板電位取出しを基板電位取出し領域の表面部にて容易
に行なわしめることができると共に、製造工程の簡略化
をも図ることができる。
し領域が凸部で、かつその端部がテーパ状となるように
パターニングしたのち、上記基板電位取出し領域の表面
部及びテーパ部を含む全面に不純物をイオン注入し、そ
の後、選択酸化を施して選択的にフィールド絶縁層を形
成すると共に、上記基板電位取出し領域の表面部から上
記フィールド絶縁層下にかけて連続的に不純物拡散領域
を形成するようにしたので、半導体装置の微細化設計に
伴なって、不純物拡散深さが縮小化された半導体装置の
基板電位取出しを基板電位取出し領域の表面部にて容易
に行なわしめることができると共に、製造工程の簡略化
をも図ることができる。
第１図は本実施例に係る半導体装置を示す構成国、第２
図は本実施例に係る半導体！ｉｆの製法を示す工程図、
第３図は従来例を示す構成国、第４図は他の従来例を示
す構成国である。 ｆｌ＋はシリコン基板、（２）はフィールド絶縁層、（
３）は基板電位取出し電極、（４）は基板電位取出し領
域、（４ａ）は表面部、（４ｂ）はテーパ部、＋５１．
（７１は拡散領域、（６）は素子分Ｉｌｌ ｅｌｌ
域、（１１） はエピタキシャル 層、 （１２）はＳｉ０ｇ膜、 （１３）は５１ｓＮａ膜である。 代 理 人 松 隈 秀 盛 ｓ＋） （− ・−昌 Ｘ臭洸イタ１ｊ２示す）１らＡ呂９ 第１図 ！７ γ
図は本実施例に係る半導体！ｉｆの製法を示す工程図、
第３図は従来例を示す構成国、第４図は他の従来例を示
す構成国である。 ｆｌ＋はシリコン基板、（２）はフィールド絶縁層、（
３）は基板電位取出し電極、（４）は基板電位取出し領
域、（４ａ）は表面部、（４ｂ）はテーパ部、＋５１．
（７１は拡散領域、（６）は素子分Ｉｌｌ ｅｌｌ
域、（１１） はエピタキシャル 層、 （１２）はＳｉ０ｇ膜、 （１３）は５１ｓＮａ膜である。 代 理 人 松 隈 秀 盛 ｓ＋） （− ・−昌 Ｘ臭洸イタ１ｊ２示す）１らＡ呂９ 第１図 ！７ γ
Claims (1)
- 【特許請求の範囲】 １、フィールド絶縁層下の第１導電型の拡散領域で構成
される素子分離領域と、第１導電型の拡散領域が形成さ
れた基板電位取出し領域の表面部とをフィールド絶縁層
の端部にて第１導電型の拡散領域で電気的に接続して成
る半導体装置。 ２、基板電位取出し領域が凸部で、かつその端部がテー
パ状となるようにパターニングした後、上記基板電位取
出し領域の表面部及びテーパ部を含む全面に第１導電型
の不純物をイオン注入し、その後、選択酸化を施して選
択的にフィールド絶縁層を形成すると共に、上記基板電
位取出し領域の表面部から上記フィールド絶縁層下にか
けて連続的に第１導電型の拡散領域を形成することを特
徴とする半導体装置の製法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341961A JPH03203348A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及び半導体装置の製法 |
| KR1019900021579A KR0184522B1 (ko) | 1989-12-29 | 1990-12-24 | 반도체 디바이스 및 그 제조방법 |
| US07/633,982 US5121194A (en) | 1989-12-29 | 1990-12-26 | Substrate output for a semiconductor device and a method of fabricating the same |
| DE69026587T DE69026587T2 (de) | 1989-12-29 | 1990-12-28 | Halbleitervorrichtung und Verfahren zu ihrer Herstellung |
| EP90125787A EP0435353B1 (en) | 1989-12-29 | 1990-12-28 | Semiconductor device and a method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1341961A JPH03203348A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及び半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203348A true JPH03203348A (ja) | 1991-09-05 |
Family
ID=18350106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1341961A Pending JPH03203348A (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及び半導体装置の製法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5121194A (ja) |
| EP (1) | EP0435353B1 (ja) |
| JP (1) | JPH03203348A (ja) |
| KR (1) | KR0184522B1 (ja) |
| DE (1) | DE69026587T2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4353085A (en) * | 1978-02-27 | 1982-10-05 | Fujitsu Limited | Integrated semiconductor device having insulated gate field effect transistors with a buried insulating film |
| US4413402A (en) * | 1981-10-22 | 1983-11-08 | Advanced Micro Devices, Inc. | Method of manufacturing a buried contact in semiconductor device |
| US4663825A (en) * | 1984-09-27 | 1987-05-12 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JPS61111576A (ja) * | 1984-10-13 | 1986-05-29 | Fujitsu Ltd | 半導体装置 |
| US5019888A (en) * | 1987-07-23 | 1991-05-28 | Texas Instruments Incorporated | Circuit to improve electrostatic discharge protection |
-
1989
- 1989-12-29 JP JP1341961A patent/JPH03203348A/ja active Pending
-
1990
- 1990-12-24 KR KR1019900021579A patent/KR0184522B1/ko not_active Expired - Fee Related
- 1990-12-26 US US07/633,982 patent/US5121194A/en not_active Expired - Lifetime
- 1990-12-28 EP EP90125787A patent/EP0435353B1/en not_active Expired - Lifetime
- 1990-12-28 DE DE69026587T patent/DE69026587T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69026587D1 (de) | 1996-05-23 |
| KR910013445A (ko) | 1991-08-08 |
| EP0435353A3 (en) | 1992-05-13 |
| EP0435353A2 (en) | 1991-07-03 |
| KR0184522B1 (ko) | 1999-04-15 |
| US5121194A (en) | 1992-06-09 |
| EP0435353B1 (en) | 1996-04-17 |
| DE69026587T2 (de) | 1996-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3923620B2 (ja) | 半導体基板の製造方法 | |
| JPH03203348A (ja) | 半導体装置及び半導体装置の製法 | |
| JPH11135783A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP2576664B2 (ja) | Ｎｐｎトランジスタの製造方法 | |
| JP2765059B2 (ja) | 半導体装置の製造方法 | |
| JPH0126184B2 (ja) | ||
| JP2988067B2 (ja) | 絶縁型電界効果トランジスタの製造方法 | |
| JP2720592B2 (ja) | 半導体装置の製造方法 | |
| JPS5827340A (ja) | 半導体集積回路装置の製造法 | |
| JPS59132677A (ja) | 薄膜トランジスタの製造方法 | |
| JPS60241249A (ja) | 半導体装置 | |
| JPS61117870A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6161548B2 (ja) | ||
| JPH0666426B2 (ja) | 半導体装置の製造方法 | |
| JPH021922A (ja) | 半導体装置の製造方法 | |
| JPH1187530A (ja) | 半導体装置およびその製造方法 | |
| JPH0519309B2 (ja) | ||
| JPH01149462A (ja) | 半導体装置 | |
| JPH1174280A (ja) | ベース領域及びエミッタ領域の形成方法 | |
| JPS59181612A (ja) | 半導体装置及びその製造方法 | |
| JPH08250445A (ja) | 半導体装置の製造方法 | |
| JPH0273628A (ja) | 半導体装置の製造方法 | |
| JPH01313958A (ja) | 半導体装置の製造方法 | |
| JPH0414850A (ja) | 半導体装置及びその製造方法 | |
| JPS62245649A (ja) | 半導体装置及びその製造方法 |