JPH03211644A - 演算器の制御記憶回路 - Google Patents
演算器の制御記憶回路Info
- Publication number
- JPH03211644A JPH03211644A JP2007665A JP766590A JPH03211644A JP H03211644 A JPH03211644 A JP H03211644A JP 2007665 A JP2007665 A JP 2007665A JP 766590 A JP766590 A JP 766590A JP H03211644 A JPH03211644 A JP H03211644A
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- JP
- Japan
- Prior art keywords
- control
- data
- signal
- circuit
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- Pending
Links
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は演算器の制御記憶回路に関し、特に情報処理装
置において使用される演算器を制御するデータを格納す
る制御記憶回路に関する。
置において使用される演算器を制御するデータを格納す
る制御記憶回路に関する。
従来技術
従来、この種の演算器の制御記憶回路においては、制御
記憶（ＲＡ Ｍ ； Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｌｏｒｙ）および読出しレジスタのみを有しており、
演算処理装置の動作中は制御記憶に対して読出し動作の
みを行っていた。
記憶（ＲＡ Ｍ ； Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｌｏｒｙ）および読出しレジスタのみを有しており、
演算処理装置の動作中は制御記憶に対して読出し動作の
みを行っていた。
このような従来の演算器の制御記憶回路では、演算処理
装置の動作中は制御記憶に対して読出し動作のみを行っ
ていたので、自然放電により制御記憶の電荷が減少して
データ化けが起り易くなり、データの信頼性が低下する
という欠点がある。
装置の動作中は制御記憶に対して読出し動作のみを行っ
ていたので、自然放電により制御記憶の電荷が減少して
データ化けが起り易くなり、データの信頼性が低下する
という欠点がある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、データ化けを起し難くすることができ、
データの信頼性を向上させることができる演算器の制御
記憶回路の提供を目的とする。
されたもので、データ化けを起し難くすることができ、
データの信頼性を向上させることができる演算器の制御
記憶回路の提供を目的とする。
発明の構成
本発明による演算器の制御記憶回路は、演算器で演算動
作が実行されるときに記憶手段に記憶されたデータの読
出し動作のみが行われる演算器の制御記憶回路であって
、前記演算器で前記演算動作が実行されないときに前記
記憶手段から前記データを順次読出す読出し手段と、前
記演算器で前記演算動作が実行されないときに前記読出
し手段により読出されたデータを前記記憶手段に順次書
込む書込み手段と、前記演算器で前記演算動作が実行さ
れないときに前記読出し手段により読出されたデータの
前記演算器への送出を抑止する抑止手段とを有すること
を特徴とする。
作が実行されるときに記憶手段に記憶されたデータの読
出し動作のみが行われる演算器の制御記憶回路であって
、前記演算器で前記演算動作が実行されないときに前記
記憶手段から前記データを順次読出す読出し手段と、前
記演算器で前記演算動作が実行されないときに前記読出
し手段により読出されたデータを前記記憶手段に順次書
込む書込み手段と、前記演算器で前記演算動作が実行さ
れないときに前記読出し手段により読出されたデータの
前記演算器への送出を抑止する抑止手段とを有すること
を特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、制御回路１は図示せぬ演算器で演算を
実行することを指示する演算実行指示信号１００を入力
し、この演算実行指示信号１００の内容に応して制御信
号１０１を生成して書込みアドレスレジスタ２および制
御記憶回路４に出力する。
る。図において、制御回路１は図示せぬ演算器で演算を
実行することを指示する演算実行指示信号１００を入力
し、この演算実行指示信号１００の内容に応して制御信
号１０１を生成して書込みアドレスレジスタ２および制
御記憶回路４に出力する。
書込みアドレスレジスタ２は制御回路１からの制御信号
１０１に応じてその出力アドレス信号２０１を加算器２
ａで「１」インクリメントしたアドレス信号２０２を格
納する。
１０１に応じてその出力アドレス信号２０１を加算器２
ａで「１」インクリメントしたアドレス信号２０２を格
納する。
選択回路３は読出しアドレス信号２００と書込みアドレ
スレジスタ２からの出力アドレス信号２０１とのうち一
方を演算実行指示信号１００に応じて選択し、そのアド
レス信号を出力アドレス信号３０１として制御記憶回路
４に供給する。
スレジスタ２からの出力アドレス信号２０１とのうち一
方を演算実行指示信号１００に応じて選択し、そのアド
レス信号を出力アドレス信号３０１として制御記憶回路
４に供給する。
制御記憶回路４は選択回路３からの出力アドレス信号３
０１をアドレスとして、制御回路１からの制御信号１０
１に応じて読出し書込みを行い、読出されたデータを出
力データ４０１として読出しレジスタ５に出力する。
０１をアドレスとして、制御回路１からの制御信号１０
１に応じて読出し書込みを行い、読出されたデータを出
力データ４０１として読出しレジスタ５に出力する。
読出しレジスタ５は制御記憶回路４からの出力データ４
０１を格納し、その出力データ５０１を制御記憶回路４
のライトデータおよびマスク回路７への入力データとし
て出力する。
０１を格納し、その出力データ５０１を制御記憶回路４
のライトデータおよびマスク回路７への入力データとし
て出力する。
フリップフロップ（以下ＦＦとする）６は演算実行指示
信号１００を保持し、その出力信号６０１をマスク回路
７に出力する。
信号１００を保持し、その出力信号６０１をマスク回路
７に出力する。
マスク回路７はＦＦ６からの出力信号６（＋１に応じて
読出しレジスタ５の出力データ５０１のマスク処理を行
い、その出力データ７０１を演算器に送出する。
読出しレジスタ５の出力データ５０１のマスク処理を行
い、その出力データ７０１を演算器に送出する。
制御回路１は演算実行指示信号１００が１“のとき、そ
の制御信号１（１１に“Ｏ”を出力し、演算実行指示信
号１００が“０′のとき、最初のクロックサイクルでは
その制御信号１０１に“０”を出力し、次のクロックサ
イクルではその制御信号ｌＯ１に１″を出力し、その後
クロックサイクル毎にその制御信号１０１に交互に“０
”と“ｌｏとを順次出力する。
の制御信号１（１１に“Ｏ”を出力し、演算実行指示信
号１００が“０′のとき、最初のクロックサイクルでは
その制御信号１０１に“０”を出力し、次のクロックサ
イクルではその制御信号ｌＯ１に１″を出力し、その後
クロックサイクル毎にその制御信号１０１に交互に“０
”と“ｌｏとを順次出力する。
書込みアドレスレジスタ２は制御回路１の制御信号１０
１が０゛のときにホールド状態となって格納している値
をホールドし、制御回路１の制御信号１０１か“１”の
ときにその出力アドレス信号２０１を加算器２ａで「１
」インクリメントしたアドレス信号２０２を格納する。
１が０゛のときにホールド状態となって格納している値
をホールドし、制御回路１の制御信号１０１か“１”の
ときにその出力アドレス信号２０１を加算器２ａで「１
」インクリメントしたアドレス信号２０２を格納する。
選択回路３は演算実行指示信号１００が“Ｏ”のときに
書込みアドレスレジスタ２の出力アドレス信号２０１を
選択し、演算実行指示信号１００が“１”のときに読出
しアドレス信号２００を選択する。
書込みアドレスレジスタ２の出力アドレス信号２０１を
選択し、演算実行指示信号１００が“１”のときに読出
しアドレス信号２００を選択する。
制御記憶回路４は制御回路１の制御信号１０１が“０“
のときに選択回路３の出力アドレス信号３０１をアドレ
スとして読出し動作を行い、制御回路１の制御信号１０
１が“１”のときに選択回路３の出力アドレス信号３０
１をアドレスとして読出しレジスタ５の出力データ５０
１の書込み動作を行う。
のときに選択回路３の出力アドレス信号３０１をアドレ
スとして読出し動作を行い、制御回路１の制御信号１０
１が“１”のときに選択回路３の出力アドレス信号３０
１をアドレスとして読出しレジスタ５の出力データ５０
１の書込み動作を行う。
マスク回路７はＦＦ６の出力信号６０１が１”のときに
読出しレジスタ５の出力データ５０１のマスク処理を行
わないので、その出力データ７０１、すなわち読出しレ
ジスタ５の出力データ５０１が演算器内の演算制御を行
う。
読出しレジスタ５の出力データ５０１のマスク処理を行
わないので、その出力データ７０１、すなわち読出しレ
ジスタ５の出力データ５０１が演算器内の演算制御を行
う。
一方、マスク回路７はＦＦ６の出力信号６０１が“０”
のときに読出しレジスタ５の出力データ５０１のマスク
処理を行うので、演算器内で演算は実行されない。
のときに読出しレジスタ５の出力データ５０１のマスク
処理を行うので、演算器内で演算は実行されない。
まず、演算実行指示信号１００が“１”のとき、すなわ
ち演算器で演算を実行しようとするとき、選択回路３は
読出しアドレス信号２００を選択して出力アドレス信号
３０１として制御記憶回路４に出力する。
ち演算器で演算を実行しようとするとき、選択回路３は
読出しアドレス信号２００を選択して出力アドレス信号
３０１として制御記憶回路４に出力する。
このとき、制御回路１は“０“を制御信号１．０１とし
て出力するため、制御記憶回路４は読出しアドレス信号
２００をアドレスとして読出し動作を行い、その出力デ
ータ４０１が読出しレジスタ５に格納される。
て出力するため、制御記憶回路４は読出しアドレス信号
２００をアドレスとして読出し動作を行い、その出力デ
ータ４０１が読出しレジスタ５に格納される。
一ノｊ、ＦＦ６には演算実行指示信号ｌｏｏにより“１
′か格納され、次のクロックサイクルで出力信号８０１
に“１”が出力されるので、マスク回路７は読出しレジ
スタ５の出力データ５０１のマスク処理を行わずにその
まま出力データ７０１として演′Ｐｌ器に出力する。よ
って、演算器内で演算が実行される。
′か格納され、次のクロックサイクルで出力信号８０１
に“１”が出力されるので、マスク回路７は読出しレジ
スタ５の出力データ５０１のマスク処理を行わずにその
まま出力データ７０１として演′Ｐｌ器に出力する。よ
って、演算器内で演算が実行される。
次に、演算実行指示信号１００が“０”のとき、すなわ
ち演算器で演算か実行されないとき、最初のクロックサ
イクルでは選択回路３により書込みアドレスレジスタ２
の出力アドレス信号２０１が選択され、制御回路１が“
０”を制御信号１．０１として出力するため、制御記憶
回路４は書込みアドレスレジスタ２の出力アドレス信号
２０１をアドレスとして読出し動作を行い、その出力デ
ータ４０１が読出、しレジスタ５に格納される。
ち演算器で演算か実行されないとき、最初のクロックサ
イクルでは選択回路３により書込みアドレスレジスタ２
の出力アドレス信号２０１が選択され、制御回路１が“
０”を制御信号１．０１として出力するため、制御記憶
回路４は書込みアドレスレジスタ２の出力アドレス信号
２０１をアドレスとして読出し動作を行い、その出力デ
ータ４０１が読出、しレジスタ５に格納される。
一方、ＦＦ６には演算実行指示信号１００により“０“
が格納される。このとき、書込みアドレスレジスタ２で
は制御回路１の制御信号１０１が“０′なのでホールド
状態となる。
が格納される。このとき、書込みアドレスレジスタ２で
は制御回路１の制御信号１０１が“０′なのでホールド
状態となる。
次のクロックサイクルでは選択回路３で再度書込みアド
レスレジスタ２の出力アドレス信号２０１が選択され、
制御回路１が“１”を制御信号１０１として出力するた
め、制御記憶回路４は書込みアドレスレジスタ２の出力
アドレス信号２０１をアドレスとして読出しレジスタ５
の出力データ５０１の書込み動作を行う。
レスレジスタ２の出力アドレス信号２０１が選択され、
制御回路１が“１”を制御信号１０１として出力するた
め、制御記憶回路４は書込みアドレスレジスタ２の出力
アドレス信号２０１をアドレスとして読出しレジスタ５
の出力データ５０１の書込み動作を行う。
すなわち、最初のクロックサイクルで制御記憶回路４か
ら読出されたデータが、次のクロックサイクルで該デー
タが読出された制御記憶回路４のアドレスに書込まれる
ことになる。
ら読出されたデータが、次のクロックサイクルで該デー
タが読出された制御記憶回路４のアドレスに書込まれる
ことになる。
このとき、書込みアドレスレジスタ２では制御回路１の
制御信号１０１が”１”なので、その出力アドレス信号
２０１が「１」インクリメントされたアドレス信号２０
２が格納される。
制御信号１０１が”１”なので、その出力アドレス信号
２０１が「１」インクリメントされたアドレス信号２０
２が格納される。
上述のように、演算実行指示信号１００が“０”の間、
制御記憶回路４からの読出し動作と、その読出し動作に
より読出されたデータを読出されたアドレスに書込む書
込み動作とが繰返し行われる。
制御記憶回路４からの読出し動作と、その読出し動作に
より読出されたデータを読出されたアドレスに書込む書
込み動作とが繰返し行われる。
この間、ＦＦ６には“０”が格納されているので、マス
ク回路７では読出しレジスタ５の出力データ５０１のマ
スク処理が行われ、演算器へのデータの送出が抑止され
るため、演算器内での演算は実行されない。
ク回路７では読出しレジスタ５の出力データ５０１のマ
スク処理が行われ、演算器へのデータの送出が抑止され
るため、演算器内での演算は実行されない。
このように、演算器で演算が実行されないときに、制御
記憶回路４からのデータの読出し動作と、その読出しデ
ータを読出したアドレスに書込む書込み動作とを繰返し
行うようにすることによって、制御記憶回路４の電荷が
書込み動作により充電されるので、制御記憶回路４のデ
ータ化けを起し難くすることができ、データの信頼性を
向上させることができる。
記憶回路４からのデータの読出し動作と、その読出しデ
ータを読出したアドレスに書込む書込み動作とを繰返し
行うようにすることによって、制御記憶回路４の電荷が
書込み動作により充電されるので、制御記憶回路４のデ
ータ化けを起し難くすることができ、データの信頼性を
向上させることができる。
発明の詳細
な説明したように本発明によれば、演算器で演算が実行
されないときに、制御記憶回路からのデータの読出し動
作と、その読出しデータを読出したアドレスに書込む書
込み動作とを繰返し行うようにすることによって、制御
記憶回路のデータ化けを起し難くすることができ、デー
タの信頼性を向上させることができるという効果がある
。
されないときに、制御記憶回路からのデータの読出し動
作と、その読出しデータを読出したアドレスに書込む書
込み動作とを繰返し行うようにすることによって、制御
記憶回路のデータ化けを起し難くすることができ、デー
タの信頼性を向上させることができるという効果がある
。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・制御回路 ５・・・・・・読出しレ
ジスタ２・・・・・・書込みアドレスレジスタ３・・・
・・・選択回路 ７・・・・・・マスク回路４・・
・・・・制御記憶回路
る。 主要部分の符号の説明 １・・・・・・制御回路 ５・・・・・・読出しレ
ジスタ２・・・・・・書込みアドレスレジスタ３・・・
・・・選択回路 ７・・・・・・マスク回路４・・
・・・・制御記憶回路
Claims (1)
- （１）演算器で演算動作が実行されるときに記憶手段に
記憶されたデータの読出し動作のみが行われる演算器の
制御記憶回路であって、前記演算器で前記演算動作が実
行されないときに前記記憶手段から前記データを順次読
出す読出し手段と、前記演算器で前記演算動作が実行さ
れないときに前記読出し手段により読出されたデータを
前記記憶手段に順次書込む書込み手段と、前記演算器で
前記演算動作が実行されないときに前記読出し手段によ
り読出されたデータの前記演算器への送出を抑止する抑
止手段とを有することを特徴とする演算器の制御記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007665A JPH03211644A (ja) | 1990-01-17 | 1990-01-17 | 演算器の制御記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007665A JPH03211644A (ja) | 1990-01-17 | 1990-01-17 | 演算器の制御記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211644A true JPH03211644A (ja) | 1991-09-17 |
Family
ID=11672106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007665A Pending JPH03211644A (ja) | 1990-01-17 | 1990-01-17 | 演算器の制御記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211644A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138227A (en) * | 1979-04-13 | 1980-10-28 | Matsushita Electric Industrial Co Ltd | Method of manufacturing block electronic part |
| JPS5863959A (ja) * | 1981-10-14 | 1983-04-16 | Canon Inc | 複写材詰り検知装置 |
| JPS6428145A (en) * | 1987-07-22 | 1989-01-30 | Mita Industrial Co Ltd | Paper clogging detecting mechanism |
-
1990
- 1990-01-17 JP JP2007665A patent/JPH03211644A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138227A (en) * | 1979-04-13 | 1980-10-28 | Matsushita Electric Industrial Co Ltd | Method of manufacturing block electronic part |
| JPS5863959A (ja) * | 1981-10-14 | 1983-04-16 | Canon Inc | 複写材詰り検知装置 |
| JPS6428145A (en) * | 1987-07-22 | 1989-01-30 | Mita Industrial Co Ltd | Paper clogging detecting mechanism |
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