JPH03216043A - 回線切換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は時分割多重ディジクル伝送に利用され、特に、
セルを単位とする情報列を伝送する現用の回線または伝
送路を予備用の回線または伝送路に切り換える回線切換
方式に関する。回線または伝送路切換えは、ノードまた
は伝送路障害時における伝送路切換えおよび切戻し、ノ
ード増設または伝送路工事のための伝送路の支障移転お
よび切戻し、伝送路の負荷分散または回線の新増設のた
めの回線の収容換え等において必要となる。

〔従来の技術〕

第９図は従来のディジタル伝送装置の一例を示すブロッ
ク構成図である（特願平１−２９９０５１号参照）。

また、第８図は、セル伝送系の概念を説明するための伝
送路上の情報列（セル）のフォーマットを示す説明図で
ある。

まず第８図について説明する。第８図において、ＶＣＩ
．ＳＶＣＩ．およびＶＣ　Ｉ３は宛先を示す呼ごとに付
与される呼識別子（以下、ＶＣＩという。）、ＶＰＩＯ
およびＶＰ　Ｉ，は伝送ルートを示す回線ごとに付与さ
れるルート識別子（以下、ＶＰ■どいう。）、■Ｉはヘ
ッダ、■は主情報、Ｅは空セルを識別するためのビット
列、および空は使用されていないビット列であり、情報
列のフォーマットは実セルと空セルとで構成される。た
だし、複数個のセルにフレームパターンを含むオーバー
ヘッドを付与してフレーｌ・を構成して伝送する場合に
は、伝送路上の情報列のフォーマットは実セルと空セル
と前記オーバーヘッドとで構成される。ＶＣＩまたはＶ
ＰＩにおいて添字の異なるものは別の呼または回線を示
す。同−ＶＰＩを付与されたセルの流れが回線となる。

ＶＰＩは、同一対地に伝送される複数の呼に対して同一
のものを付与することによって、中継装置において複数
の呼を統一的に扱うようにしたものである。同−ＶＰＩ
を付与する呼の数によって、回線の伝送速度は任意に選
ぶことができる。

ＶＣＩは同一呼の主情報に対して発呼から終話まで同一
のものが付与される。従って、同一ＶＣＩを付与された
セルの流れを一つの回線と見ることができる。また伝送
路も一つの回線または複数の回線を統一的に扱っている
ため、一一つの回線と見ることもできる。

ＶＣＩまたはｖＰＩによって構成された回線は伝送路上
に常に存在するような物理回線でなく、呼が発生したと
きだけ存在する論理回線である。

従って中継装置ではセルが到着したときだけ、各セルの
ＶＣＩまたはＶＰＩに従って目的の出方路にそのセルを
送出するだけである。このため、各中継装置ではＶＣＩ
またはＶＰＩごとに出方路番号を書き込んだテーブルを
持っている。

次に第９図について説明する。第９図において、■は送
信側装置、２は受信側装置、３は現用の回線または伝送
路、４は予備用の回線または伝送路、５はセル単位にス
イッチングするクロスコネクトスイッチ（ＸＳＷ）　、
６は実セル到着間隔検出回路（ＲＣＤＴ）　、７は実セ
ル到着間隔指定信号または実セル到着間隔検出信号、８
は実セル分離回路（ＲＣＳ）　、９は実セル分離指定信
号または実セル分離解除信号、１０はファーストインフ
ァートスアウトメモリ　（以下、ＦＩＦＯという。）、
１１は続出クロック、１２はエンプディ−（５ひ、１３
はヘッダ変換テーブル書換信号、および１４は制御回路
（ＣＴ）である。ここで、遅延回路の機能はＦＩＦＯＩ
Ｏが行う。

クロスコネトクスイッチ（ＸＳＷ）５は、大伝送路に収
容されている全ての回線を識別するためのＶＰＩとそれ
に対応させて各回線の出方路番号を書き込んだヘッダ変
換テーブルを入力伝送路ごとに持っており、そのヘッダ
変換テーブルにより、到着した各実セルのヘッダ内のＶ
ＰＩに従って対応する出方路にそのセルを送出する。前
記ヘッダ変換テーブルは、必要により制御回路（ＣＴ）
　１４からのヘッダ変換テーブル書換信号１３により、
追加および書き換えが行われる。

実セル到着間隔検出回路（ＲＣＤＴ）６では、通常は到
着したセルをそのまま通過させるが、制御回路（ＣＴ）
１４より指定された複数のＶＰＩのセルに属する実セル
到着間隔指定信号７を受信すると、それ以後到着する指
定された複数のＶＰＩのセルに属する実セルの到着間隔
を測定し、指定された実セル到着間隔以」二の時間、指
定された複数のＶＰＩのセルに属する実セルが到着しな
い場合、制御回路（ＣＴ）１４に実セル到着間隔検出信
号７を送出し、それ以後は前記通常の状態に戻る。

実セル分離回路（ＲＣＳ）８は、通常は到着した各セル
をそのまま通過させるが、制御回路（ＣＴ）１４より指
定された複数のＶＰＩのセルに属する実セル分離指定信
号９を受信すると、それ以後到着した指定された複数の
ＶＰＩのセルに属する実セルを分離してＰＩＦＯＩＯに
送出する。実セル分離回路（ＲＣＳ）８は、制御回路（
ＣＴ）１４より実セル分離解除信号９を受信すると、そ
れ以後、前記通常の状態に戻る。

ＦＩＦＯＩＯは、読出クロツク１１が到着していない場
合は、書き込まれた実セルを蓄積し、読出クロック１１
が到着している場合は、その続出クロツクｌ１により蓄
積されている実セルを読み出す。ＦＩＦＯＩＯ内の実セ
ルが空になった場合には、それを示すエンプティー信号
１２を制御回路（ＣＴ）　１４に送出する。

次に第９図ｒｌおいて、伝送路切換えを無瞬断で行う動
作手順について説明する。

まず、受信側装置２の制御回路（ＣＴ）１４は図外のセ
ンタ装置より伝送路切換信号を受信すると、ヘッダ変換
テーブル書換信号１３を送出して、クロスコネクトスイ
ッチ（ＸＳＷ）５内の予備用伝送路に対応するヘッダ変
換テーブルに切換対象の現用伝送路に対応するヘッダ変
換テーブルの内容をコピーする。

次に、送信側装置１の制御回路（ＣＴ）１４は、伝送路
切換区間において、現用より予備用の伝送路の伝送遅延
が大きい場合には、クロスコネクトスイッチ（ＸＳＷ）
５内の入伝送路に対応する全てのヘッダ変換テーブルに
対して現用伝送路３に送出されている全ての回線を予備
７−伝送路４に送出されるようにヘッダ変換テーブル書
換信号１３を送出し、これにより伝送路切換えは完了す
る。

一方、伝送路切換区間において、現用より予備用の伝送
路の伝送遅延が小さい場合には、制御回路（ＣＴ）１４
は、まず、ヘッダ変換テーブル書換信号１３により、ク
ロスコネクトスイッチ（ＸＳＷ）５内のＦＩＦＯＩＯに
対応するヘッダ変換テーブルに対して、現用伝送路３に
送出されている全ての回線を識別するＶＰＩとそれらの
ＶＰＩのセルが予備用伝送路４に送出されるように出力
伝送路番号を書き込む。次に、制御回路（ＣＴ）１４は
、読出クロック１１の送出を停止したまま、実セル分離
回路（ＲＣＳ）８に対して、現用伝送路３に送出されて
いる全ての回線に関してそれらを識別するＶＰＩのセル
を分離するように実セル分離指定信号９を送出する。そ
の後、制御回路（ＣＴ）１４は、伝送路切換区間におけ
る現用と予備用の伝送路の伝送遅延差以上の時間経過後
に、読出クロックｌ１の送出を開始する。この続出クロ
ック１１により読み出されたセルは、クロスコネクトス
イッチ（ＸＳＷ）５内の■のパスを通過する。その後、
制御回路（ＣＴ）１４は、エンプティー信号１２を受信
−ｊると、実セル分離回路（ＲＣＳ）８からＦＩＦＯ１
０を経てクロスコネクトスイッチ（ＸＳＷ）５の出力端
子までの遅延時間を、ＦＩＦＯＩＯを通過している全て
の回線の七ノ１に関する実セル到着間隔指定信号７とし
て、それらの回線を識別するＶＰＩとともに実セル到着
間隔検出回路（ＲＣＤＴ）６に送出する。その後、制御
回路（ＣＴ）１４は、実セル到着間隔検出信号７を受信
直後に、実セル分離解除信号９およびクロスコネクトス
イッチ（ＸＳＷ）５内の人伝送路に対応する全てのヘッ
ダ変換テーブルに対して現用伝送路３に送出されていた
全ての回線を予備用伝送路４に送出されるようにヘッダ
変換テーブル書換信号１３を送出する。

これにより予備用伝送路４に送出される回線のセルは、
クロスコネクトスイッチ（ＸＳＷ）５で■のパスを通過
するようになる。以上により、この場合の伝送路切換え
は完了する。

なお、伝送路の切戻しも、前記切換えと同様に行うこと
ができる。

また、回線切換えは、第９図において、実セル到着間隔
検出回路（ＲＣＤＴ）６、実セル分離回路（ＲＣＳ）８
を切換対象の一つの回線を識別するＶＰＩのセルに対し
てのみ機能する回路とし、クｔｌスコネクトスイッチ（
ＸＳＷ）５内のヘッダ変換テーブルの書き換えを切換対
象の回線についてのみ行うことにより、前記伝送路切換
えの場合と同様にして行うことができる。

〔発明が解決しようとする問題点〕

以上述べた第９図の従来例の伝送路切換えおよび回線切
換えは、無瞬断で行うことができるが、セルを遅延させ
るためのＦＩＦ○１０がクロスコネクトスイッチ（ＸＳ
Ｗ）５内のバッファの他に必要となりハード規模が大き
くなる欠点がある。

また、予備用伝送路または予備用回線から遅延回路とし
てのＦＩＦＯＩＯを切り離す場合、セルの順序逆転が生
じないように、実セル到着間隔検出回路（ＲＣＤＴ）６
においてセルの順序逆転が生じない時間に相当する時間
、切換対象の伝送路または回線内のセルに関して連続空
セルが続いたとき行っている。これは、主に、クロスコ
ネクトスイッチ（ＸＳＷ）５内を通過する遅延時間が変
動するためにとられる方法である。しかし、伝送路また
は回線の使用率が高い場合には、所望の連続空セルが到
着するまでの待助間が長くかかる欠点がある。

また、各伝送路ごとに実セル到着間隔検出回路（ＲＣＤ
Ｔ）６が必要となる欠点がある。伝送路または回線切換
えは複数本について行う必要がある場合があり、また切
戻しが必要であり、それらについて、遅延回路としての
ＰＩＦＯＩＯを共用するためには、各切換え後遅延回路
としてのＰＩＦ０１０を切り離す必要がある。

本発明の目的は、前記の欠点を除去することにより、ノ
ード規模が小さく、かつ高速で切換え可能な回線切換方
式を提供することにある。

〔問題点を解決するための手段〕

本発明は、到着する実セルを一時記憶する共通バッファ
と、この共通バッファに実セルを書き込んだアドレスを
記憶する出力ポート別アドレス記憶部と、この出力ポー
ト別アドレス記憶部から読み出されたアドレスを空アド
レスとして記１，αする空アドレス記憶部とを含み、セ
ルを単位として現用の回線を予備用の回線に切り換える
切換手段を有する送信側装置と受信側装置とを備えた回
線切換え方式において、前記送信側装置は、前記出力ポ
ート別アドレス記憶部とは別に設けられ到着する実セル
を前記共通バッファに書き込んだアドレスを記憶し遅延
回路として動作する遅延回路用アドレス記憶部と、所定
の回線切換え区間において、予備用の回線または伝送路
の遅延時間が現用の回線または伝送路の遅延時間よりも
大きい場合には任意のセルの区切りで切り換え、小さい
場合には現用回線または伝送路の実セルを前記遅延回路
用アドレス記憶部を用いることにより、所定の回線切換
区間における現用と予備用の回線または伝送路の伝送遅
延差以上の時間遅延させた後、予備用の回線または伝送
路に切り換える制御を行う第一の回線切換制御手段とを
含み、前記受信側装置は、現用の回線または伝送路と予
備用の回線または伝送路とにより伝送されたセルのうち
実セルを一回線に多重化する実セル多重化手段を含むこ
とを特徴とする。

また、本発明は、到着する実セルを一時記憶する共通バ
ッファと、この共通バッフγに実セルを書き込んだアド
レスを記憶する出力ポート別アドレス記憶部と、この出
力ポート別アドレス記憶部から読み出されたアドレスを
空アドレスとして記憶する空アドレス記憶部とを含み、
セルを単位として現用の回線を予備用の回線に切り換え
る切換手段を有する送信側装置と受信側装置とを備えた
回線切換え方式において、前記送信側装置は、所定の回
線切換区間において、予備用の回線または伝送路の遅延
時間が現用の回線または伝送路の遅延時間よりも大きい
場合には任意のセルの区切りで切り換え、小さい場合に
は現用の伝送路の実セルを、対応する前記出力ポート別
記憶部からのアドレス読み出しを所定の回線切換区間に
おける現用と予備用の伝送路の伝送遅延差以上の時間停
止ずることにより遅延させた後、予備用の伝送路に切り
換える制御を行う第二の回線切換制御手段を含み、前記
受信側装置は、現用の回線または伝送路と予備用の回線
または伝送路とにより伝送されたセルのうち実セルを一
回線に多重化する実セル多重化手段を含むことを特徴と
する。

〔作用〕

本発明では、共通バッファへのセルの書込アドレスを出
力ポート別に記憶し、待行列処理する出力ポート別アド
レス記憶部を有する共通バッファ形スイッチにおいて、
前記出力ポート別アドレス記憶部とは別に、共通バッフ
ァへのセルの書込アドレスを記憶し、遅延回路として機
能する遅延回路用アドレス記憶部を設け、この遅延回路
用アドレス記憶部により、現用の伝送路または回線のセ
ルを所望の時間遅延させた後、予備用の伝送路または回
線に切り換えるか、または、前記出力ポート別アドレス
記憶部を用いて現用伝送路のセルを所望の時間遅延させ
た後、予備用伝送路に切り換えることにより、 従来のクロスコネクトスイッチ内の遅延変動により生じ
たセルの順序逆転がなくなるため、前記実セル到着間隔
検出回路は不要となる。また、このため、回線または伝
送路切換に要する時間が短くなる。さらに、この遅延回
路は、セルを共通バッファに書き込んだそのアドレスだ
けを記憶するため、セル自身を記憶しなければならなか
った従来方式の遅延回路に比較して、ｌセルが５３バイ
ト、アドレスのビット数が１０ビットとして、必要なメ
モＩＪ　ｆｆｉが１／４０以下でよい。なお、共通バッ
ファは、全ての伝送路に対して共通に使用されるための
ものであるから、予備用回線または伝送路のセルを遅延
させるためのメモリの空き容量は十分ある。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示すブロック構成図であ
る。

第１図において、３ａ〜３［は現用伝送路、３９は光一
電気変換、ビット同期およびセル同期等のインタフェー
ス回路（ＩＦ）、４０はセル多重化回路（ＭＵＸ）　、
２０はヘッダ変換回路（ＨＣ）　、２１は共通バッファ
（ＣＢＦ）、２２はセル多重分離回路（ＤＥＭＵＸ）　
、２３および２４はセレクタ（Ｓ）、２５は共通バッフ
ァ　（ＣＢＦ）２１の書込アドレス、２６は共通バッフ
ァ（ＣＢＦ）２１の続出アドレス、２７はオア回路、２
８はエンプティー信号、２９および３０は読出クロック
、３１はセレクタ（Ｓ）２４の制御信号、３２および３
３はＦＩＦＯの読出クロツク、３４はヘッダ変換テーブ
ル書換信号または制御信号、３５はセレクタ（Ｓ）２３
の制御信号、３６ａおよび３６ｂはそれぞれ現用伝送路
３Ｃ（３ｅ）および３ｄ　　（３ｆ）に対応する出力ポ
ート別アドレス記憶部としてのＦ　Ｉ　Ｆ０，　３６ｃ
は遅延回路用アドレス記憶部としてのｌ”　Ｉ　Ｆ　Ｏ
，　３６ｄは空アドレス記１，α部としてのＦＩＦＯ、
３７はセル同期バタン挿入および電気一光変換等のイン
タフェース回路（ＩＦ＞、３８は制御回路（ＣＴ）　、
４１はＦ■ＦＯへの書込クロック、４２は制御信号、４
３はアップダウンカウンク（Ｃ）　、４６はカウント値
、４４はダウンカウンク（ＤＣ）、ならびに４５はセッ
ト信号またはカウント値零信号である。

以下、必要に応じ、３６ａおよび３６ｂは出力ポート別
アドレス記１、α部または単にＦＩＦＯと記し、同様に
、３６Ｃは遅延回路用アドレス記憶部またはＦＩＦＯ、
３６ｄ　は空アドレス記憶部またはＦＩＦＯと記す。

セル多重化回路（ＭＵＸ）４０は、伝送路から到着する
セルをセル単位で多重化し、入力伝送路速度の数倍の速
度の高速内部ハイウエイに出力する。

ヘッダ変換回路（ＨＣ）２０は、回線を識別するＶＰＩ
とそのＶＰＩのセルが出力されるべき伝送路番号との対
応および新しいＶＰＩに変換するためのＶＰＩを書き込
んだヘッダ変換テーブルを持っている。高速内部ハイウ
ェイから実セルが到着すると、読出クロック３３を空ア
ドレス記憶部３６ｄに送り、空アドレスを−つ読み出す
とともに、到着した実セルのヘッダ内のＶＰＩを解読後
、前記ヘッダ変換テーブルよりそのセルが出力されるべ
き伝送路番号と新しいＶＰＩを読み取り、その新しいＶ
ＰＩを前記実セルに挿入するとともに、セレクク（Ｓ）
２３において前記伝送路番号に対応する出力ポート別ア
ドレス記憶部３６ａまたは３６ｂが選択されるように制
御信号３５を送出する。また、それと同時に前記到着し
た実セルを共通バッファ（ＣＢＦ）２１に送出する。こ
れによって、前記実セルは共通バッファ（ＣＢＦ）２１
の前記空アドレス記憶部３６ｄより読み出された空アド
レス位置に書き込まれる。また、前記実セルが共通バッ
ファ（ＣＢＦ）２１に書き込まれたそのアドレスは、そ
の実セルが出力されるべき出力伝送路に対応する出力ポ
ート別アドレス記憶部３６ａまたは３６ｂに蓄積される
。

共通バッファ（ＣＢＦ）２１は、実セルを書込アドレス
２５にによって書き込み、続出アドレス２６によって読
み出し、読み出された実セルをセル多重分離回路（ＤＥ
ＭＵＸ）２２へ送出する。セル多重分離回路（ＤＥＭＵ
Ｘ）２２は到着した実セルを到着した順に従って伝送路
速度に速度変換後、現用伝送路３ｃ（３ｅ）または３ｄ
（３ｆ）に振り分けて出力する。実セルが到着しない時
間は空セルを対応ずる伝送路に送出する。Ｆ　Ｉ　Ｆ　
０３６ａ〜３６ｄは読出クロックが与えられている間は
蓄積されているアドレスを送出する。ＦＩＦＯ内に蓄積
されているアドレスが無くなった場合にはエンプティー
信号２８を送出する。アップダウンカウンタ（Ｃ）４３
は書込クロツク４１により一つカウントアップされ、読
出クロック２９により一つカウントダウンされる。従っ
て、カウント値４６は、現在ＦＩＦＯ内にあるアドレス
数を示す。ダウンカウンタ（ＤＣ）４４は、制御回路（
ＣＴ）３８からのセット信号４５によりカウント値４６
をセットし、そのセットされた値を続出クロツク２９に
よりカウントダウンさせ、その値が零になったときカウ
ント値零信号４５を制御回路（ＣＴ）３８へ送出する。

セレクタ（Ｓ）２４は、制御信号３１によって選択され
る出力伝送路に対応する出力ポート別アドレス記憶部３
６ａおよび３６ｂに読出クロツク３２を与えるとともに
、その出力ポート別アドレス記憶部３６ａおよび３６ｂ
より読出されたアドレスを、続出アドレス２６として共
通バッファ（ＣＢＦ）２１への送出、および空アドレス
として空アドレス記憶部３６ｄへの送出を行う。制御信
号３１は、セル多重分離回路（ＤＥＭＵＸ）２２におい
て、現用伝送路３ｃ（３ｅ）および３ｄ（３ｆ）の順に
セルの分離ができるように、出力ポート別アドレス記憶
部３６ａおよび３６ｂの順に繰り返し選択するように与
える。

本発明の特徴は、第１図において、送信側装置１は、遅
延回路用アドレス記憶部３６Ｃと、第一の回線切換制御
手段としての、ヘッダ変換回路（ＨＣ）２０、オア回路
２７、セレクタ（Ｓ）２３および２４、アップダウンカ
ウンタ　（Ｃ）４３、ダウンカウンタ（ＤＣ）４４およ
び制御回路（ＣＴ）３ｇとを含み、受信側装置２は、実
セル多重化手段としてのセル多重化回路（ＭＵＸ）４０
を含むことにある。

次に、本第一実施例の切換え動作について説明する。

本第一実施例は、回線の無瞬断切換に用いることができ
る。以下では、現用伝送路３ａ　−３ｃ３ｅを通る現用
回線から現用伝送路３ａ　−３ｄ３ｅを通る予備用回線
への回線切換え、切戻しの手順について説明する。

まず、受信側装置２の制御回路（ＣＴ）３８は、図外の
センタ装置より回線切換信号を受信すると、ヘッダ変換
テーブル書換信号３４を送出し゜Ｃ、現用伝送路３ｄ内
の予備用回線より送られてくる実セルを共通バッファ（
ＣＢＦ）２１に書き込んだそのアドレスを出力ポート別
アドレス記憶部３６ａに記憶されるように、ヘッダ変換
回路（ＨＣ）２０内のヘッダ変換テーブルに予備用回線
を識別するためのＶＰＩと出力ポート別アドレス記憶部
３６ａに対応する番号とその予備用回線が現用伝送路３
ｅ内で使用する新しいＶＰＩを書き込む。これにより、
受信側装置２は、現用回線と予備用回線を一つの回線に
多重化する実セル多重化回路となる。

次に、送信側装置１の制御回路（ＣＴ）３８は、回線切
換区間において、現用回線より予備用回線の伝送遅延が
大きい場合には、そのまま、現用伝送路３Ｃに送出され
ている現用回線のセルが現用伝送路３ｄを通る予備用回
線に送出されるようにヘッダ変換テーブル書換信号３４
を送出する。ヘッダ変換回路（ＨＣ）２０は、この変換
テーブル書換信号３４を受信すると、現用伝送路３ａ内
の現用回線より送られてくる実セルを共通バッファ（Ｃ
ＢＦ）２１に古き込んだぞのアドレスを出力ポート別ア
ドレス記憶部３６ｂに記１，キされるように、ヘッダ変
換テーブルに出力ポート別アドレス記憶部３６ｂに対応
する番号とその回線が予備用回線として現用伝送路３ｄ
内で使用する新しいＶＰＩを書き込む。現用伝送路３ｄ
を通る予備用回線のセルには現用回線とは別の新しいＶ
ＰＩが使われる。以上により、この場合の回線切換えは
完了する。

一方、送信側装置１の制御回路（ＣＴ）３８は、回線切
換区間において、現用回線より予備用回線の伝送遅延が
小さい場合には、まず、ヘッダ変換テーブル書換信号３
４を送出して、ヘッダ変換回路（ＨＣ）２０のヘッダ変
換テーブルに現用伝送路３ａ内の現用回線から送られて
くる実セルを共通バッファ（ＣＢＦ）２１に書き込んだ
そのアドレスを遅延回路用アドレス記憶部３６Ｃに蓄積
されるように、遅延回路用アドレス記憶部３６Ｃに対応
ずる番号とその回線が予備用回線として現用伝送路３ｄ
内で使用される新しいＶＰＩを書き込む。制御回路（Ｃ
Ｔ）３８は、前記ヘッダ変換テーブル書換信号３４を送
出直後に出力ポート別アドレス記憶部３６ａに対応する
ダウンカウンタ　（ＤＣ＞４４へセット信号４５を送出
する。

その後、制御回路（ＣＴ）３８は、前記ダウンカウンタ
（ＤＣ）４４よりカウント値零信号４５を受信後、その
時点から、前記回線切換区間における現用と予備用の回
線の伝送遅延差以上の時間経過後に、ヘッダ変換回路（
ＨＣ）２０に制御信号３４を送出する。ヘッダ変換回路
（ＨＣ）２０は、前記制御信号３４を受信すると、それ
以後到着する空セルの占有時間に、続出クロック３０を
送出して遅延回路用アドレス記憶部３６Ｃより共通バッ
ファ（ＣＢＦ）２１に書き込まれている予備用回線のセ
ルのアドレスを読み出してオア回路２７に送る。また、
それと同時に、前記遅延回路用アドレス記憶部３６Ｃよ
り読み出されたアドレスが出力ポート別アドレス記１，
α部３６ｂに書き込まれるようにセレクタ（Ｓ）２３の
制御信号３５を送出する。

その後、制御回路（ＣＴ）３８は、遅延回路用アドレス
記憶部３６Ｃからのエンプティー信号２８を受信直後に
、現用回線のセルを共通バッファ（ＣＢＦ）２１に書き
込んだそのアドレスを直接出力ポート別アドレス記憶部
３６ｂに書き込むようにヘッダ変換テーブル書換信号３
４を送出する。ヘッダ変換回路（ＨＣ）２０は前記ヘッ
ダ変換テーブル書換信号３４を受信直後にヘッダ変換テ
ーブルの現用回線を識別するＶＰＩに対応する出力伝送
路番号を伝送路３ｄに対応する値に変更するとともに、
それ以後遅延回路用アドレス記憶部３６Ｃへの読出クロ
ック３０の送出は停止する。これによって、この場合の
回線切換えは完了する。

なお、回線の切戻しも、前記切換えと同様に行うことが
できる。

以上述べたように、前記高速内部ハイウェイの速度がそ
れほど高速でなく、制御回路（Ｃ，Ｔ）３８が遅延回路
用アドレス記憶部３６ｃからのエンプティー信号２８を
受信してから、ヘッダ変換テーブル書換信号３４を送出
してヘッダ変換回路（ＨＣ）２０内のヘッダ変換テーブ
ルの書き換えが行われるまでの時間が、ヘッダ変換回路
（ＨＣ）２０において一つのセルの通過時間に比較し一
〇小さい場合には、セルの順序逆転が生じないため、実
セル到着間隔検出回路は不要となる。また、遅延回路用
アドレス記憶部３６ｃはアドレスのみを記憶すればよい
ため、従来方式と比較してメモリ容量が少なくてすむ。

第２図は本発明の第二実施例を示すブロック構成図であ
る。

第２図において、４７はヘッダ変換回路（ＨＣ）、４８
はセレクタ（Ｓ）であり、他は第１図の場合と同じであ
る。

ヘッダ変換回路（ＨＣ）４７は、読出クロツク３０を送
出しない点を除いて、その機能は第１図のヘッダ変換回
路（ＨＣ）２０と同様である。セレクタ（Ｓ）４８は、
制御信号３１によって選択される出力伝送路に対応ずる
出力ポート別アドレス記１、α部３６ａまたは３６ｂに
読出クロック３２を与えるとともに、その出力ポート別
アドレス記憶部３６ａまたは３６ｂより読み出されたア
ドレスを、読出アドレス２６として共通バッファ（ＣＢ
Ｆ）２１への送出および空アドレスとして空アドレス記
１、α部３６ｄへの送出を行う。制御信号３１は、通常
は、セル多重分離回路（ＤＥＭＵＸ）２２において、現
用伝送路３ｃ　（３ｅ　）および３ｄ（３ｆ）の順にセ
ルの分離ができるように、出力ポート別アドレス記憶部
３６ａおよび３６ｂの順に繰り返し選択するように与え
る。しかし、制御回路（ＣＴ）３８は、遅延回路用アド
レス記憶部３６Ｃからアドレスを読み出す必要がある場
合には、遅延された予備用回線のセルが出力されるべき
伝送路に対応する出力ポート別アドレス記憶部３６ａま
たは３６ｂを選択する代わりに遅延回路用アドレス記憶
部３６Ｃを選択するように制御信号３１を送出する。

本発明の特徴は、第２図において、送信側装置１は、遅
延回路用アドレス記憶部３６Ｃと、第一の回線切換制御
手段としての、ヘッダ変換回路（■ＩＣ）４７、セレク
タ（Ｓ）２３および４８、アップダウンカウンク　（Ｃ
）４３、ダウンカウンタ　（ＤＣ）　４４、および制御
回路（ＣＴ）３８とを含み、受信側装置２は、実セル多
重化手段としてのセル多重化回路（ＭＩＸ）４０を含む
ことにある。

次に、本第二実施例の切換え動作について説明する。

本第二実施例は、回線切換を無瞬断で゛行うことができ
る。以下では、現用伝送路３ａ−３ｃ−３ｅを通る現用
回線から現用伝送路３ａ　−３ｄ　−３ｅを通る予備用
回線への回線切換え、切戻しの手順について説明する。

回線切換の手順は、送信側装置１の遅延回路用アドレス
記憶８３６Ｃを予備用回線から除く方法以外は第１図の
場合と同じなので、ここでは、回線切換区間において、
現用回線より予備用回線の伝送遅延が小さい場合におけ
る送信側装置１の動作について説明する。

送信側装置１の制御回路（ＣＴ）３ｇは、まず、ヘッダ
変換デーブル書換信号３４を送出して、ヘッダ変換回路
（ＨＣ）４７のヘッダ変換デーブルに現用伝送路３ａ内
の現用回線から送られてくる実セルを共通バッファ（Ｃ
ＢＦ）２１に書き込んだそのアドレスを遅延回路用アド
レス記憶部３６ｃに蓄積されるように、遅延回路用アド
レス記１，α部３６Ｃに対応する番号とその回線が予備
用回線として現用伝送路３ｄ内で使用される新しいＶＰ
Ｉを書き込む。制御回路（ＣＴ）３８は、前記ヘッダ変
換テーブル書換信号３４を送出直後に出力ポート別アド
レス記憶部３６ａ　に対応するダウンカウンタ　（ＤＣ
）４４ヘセット信号４５を送出する。その後、制御回路
（ＣＴ）３８は、前記ダウンカウンタ（ＤＣ）４４より
カウント値零信号４５を受信後、その時点から、前記回
線切換区間における現用と予備用の回線の伝送遅延差以
上の時間経過後に、出力ポート別アドレス記憶部３６ｂ
からのアドレス読み出しを一時停止して、その代わりに
遅延回路用アドレス記憶部３６Ｃから共通バッファ（Ｃ
ＢＦ）２１に書き込まれている予備用回線のセルのアド
レスを読み出すように制御信号３１を変更する。

その後、制御回Ｈａ．　（ＣＴ）　３８は、遅延回路用
アドレス記憶部３６Ｃからのエンプティー信号２８を受
信直後に、現用回線のセルを共通バッファ（ＣＢＦ）２
１に書き込んだそのアドレスを直接出力ポート別アドレ
ス記１，α部３６ｂに書き込むようにヘッダ変換テーブ
ル書換信号３４を送出する。ヘッダ変換回路（ＨＣ）４
７は、前記ヘッダ変換テーブル書換信号３４を受信直後
にヘッダ変換テーブルの現用回線を識別するＶＰＩに対
応する出力伝送路番号を伝送路３ｄに対応する値に変更
する。

制御回路（ＣＴ）３８は、前記ヘッダ変換テーブル書換
信号３４の送出と同時に、遅延回路用アドレス記１，α
部３６Ｃへの続出クロック２９の送出を停止して、その
代わりに出力ポート別アドレス記憶部３６ｂへの読出ク
ロツク２９の送出を再開するように制御信号３１を変更
する。これによって、この場合の回線切換えは完了する
。

なお、回線の切戻しも、前記切換えと同様に行うことが
できる。

以一Ｌの説明では、遅延回路用アドレス記憶部３６ｃか
らのアドレス読み出しを出力ポート別アドレス記憶部３
６ｂからのアドレス読み出しに対して完全に浸先制御す
る場合について述べたが、遅延回路用アドレス記憶部３
６Ｃ内のアドレスがなくなるまで、一定の選択比でκ延
回路用アドレス記位部３Ｇｃと出力ポート別アドレス記
憶部３６ｂに読出クロックを送出して、読み出されたア
ドレスを続出アドレス２６としてもよい。

なお、以上説明した回線切換方式では、制御回路（ＣＴ
）３ｇが遅延回路用アドレス記憶部３６Ｃからのエンプ
ティー信号２８を受信してから、ヘッダ変換テーブル書
換信号３４を送出してヘッダ変換回路（ＨＣ）４７内の
ヘッダ変換テーブルの書き換えが行われるまでの間に、
現用回線のセルを共通バッファ　（ＣＢＦ）２１に書き
込んだそのアドレスが遅延回路用アドレス記憶部３６Ｃ
に新たに書き込まれることがないことを前提としている
。しかし、高速内部ハイウェイの速度が速く、１セルの
占有時間が短くなると、前記ヘッダ変換テーブルの書換
えの前に新たなアドレスが遅延回路用アドレス記憶部３
６ｃに書き込まれる可能性がある。その場合には、制御
回路（ＣＴ）３８は遅延回路用アドレス記１，α部３６
Ｃからのエンプティー信号２８を受信後、ヘッダ変換デ
ーブル書換信号３４を送出してヘッダ変換回路（ＨＣ）
４７内のヘッダ変換デーブルの書き換えが行われた後も
、しばらくの間、制御信号３１により出力ポートアドレ
ス記憶部３６ｂに対して遅延回路用アドレス記憶部３６
ｃを優先制御し、遅延回路用アドレス記憶部３６Ｃ内の
アドレスが完全になくなった時点で、前記９３先制御を
解除し、セルを伝送路３ｄに出力ずるためのアドレスを
読み出すタイミングでは、出力ポート別アドレス記憶部
３６ｂにのみ読出クロック２９を送出するようにする。

以上述べたように、前記回線切換において予備用回線か
ら遅延回路を切り離す場合、セルの順序逆転が生じるこ
とはないため、実セル到着間隔検出回路は不要となる。

また、遅延回路用のアドレス記憶部３６Ｃはアドレスの
みを記憶すればよいため、従来と比較してメモリ容量が
少なくてすむ。

第３図は本発明の第三実施例を示すブロック構成図であ
る。

第３図において、３ｇ　，３ｈおよび３ｌ　は予備用伝
送路であり、他は第２図に示したものと同じである。

制御回路（ＣＴ）３８からの制御信号３１は、通常は、
共通バッファ（ＣＢＦ）２１から読み出されたセルがセ
ル多重分離回路（ＤＥＭＵＸ）２２において、現用伝送
路３ｃ（３ｅ）および３ｄ　　（３ｆ）の順に分離がで
きるように、出力ポート別アドレス記憶部３６ａおよび
３６ｂの順に繰り返し選択するように与えられる。この
場合、予備用伝送路３ｈ（３１）　　にはセル多重分離
回路（ＤＥＭＵＸ）２２より全て空セルが送出される。

しかし、遅延回路用アドレス記憶部３６Ｃよりアドレス
を読み出す場合には、この制御信号３１は、共通バッフ
ァ（ＣＢＦ）２１から読み出されたセルがセル多重分離
回路（ＤＥＭＵＸ）２２において、予備用伝送路３ｈ　
　（３１）に対しても分離ができるように、遅延回路用
アドレス記憶部３６Ｃ　も選択ずるように与えられる。

本発明の特徴は、第３図において、遅延回路用アドレス
記憶部３６ｃ　にも、アップダウンカウンタ（Ｃ）４３
およびダウンカウンタ　（ＤＣ＞４４を付加した以外は
第２図と同様である。

以下、本第三実施例の切換え動作について説明する。

本第三実施例は、伝送路の無瞬断切換えに用いることが
できる。以下では、現用伝送路３ｃから予備用伝送路３
ｈへの伝送路切換えおよび切戻しの手順について説明す
る。

まず、受信側装置２の制御回路（ＣＴ）３８は図外のセ
ンタ装置より伝送路切換信号を受信すると、ヘッダ変換
テーブル書換信号３４を送出して、予備用伝送路３ｈよ
り送られてくる全ての回線のセルについて、各回線ごと
現用伝送路３ｃより送られてくる各回線のセルと同一伝
送路に出力されるように、予備用伝送路３ｈ内の全回線
を識別するＶＰＩとそれに対応させて出力伝送路番号お
よび出力伝送路内で使用される新しいＶＰＩとをヘッダ
変換回路（ＨＣ）４７のヘッダ変換テーブルに書き込む
。この新しいＶＰＩは、現用伝送路３ｃ内の各回線のＶ
ＰＩが変換される新しいＶＰＩと同一なものである。こ
れにより、受信側装置２は、現用伝送路内の各回線と予
備用伝送路内の各回線を回線ごと一つの回線に多重化す
る実セル多重化回路となる。

次に、送信側装置１の制御回路（ＣＴ）３８は、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が大きい場合には、現用伝送路３Ｃに送出されてい
る全ての回線が予備用伝送路３ｈに送出されるようにヘ
ッダ変換テーブル書換信号３４を送出する。ヘッダ変換
回路（ＨＣ）４７は、前記ヘッダ変換テーブル書換３４
信号を受信すると、これまで現用伝送路３ｃに出力され
ていた全回線を予備用伝送路３ｈに出力するように、そ
れらの回線の実セルを共通バッファ（ＣＢＦ）２１に書
き込んだそのアドレスの記憶先を出力ポート別アドレス
記憶部３６ａから遅延回路用アドレス記憶ＲＥ　３　６
　ｃに変更するため、ヘッダ変換テーブル内のそれらの
回線を識別する全てのＶＰＩに対して、それに対応させ
て遅延回路用アドレス記１，＠部３６Ｃに対応する番号
とそのＶＰＩの回線が予備用伝送路３ｈ内で使用する新
しいＶＰＩを書き込む。予備用伝送路３［１を通る回線
には現用伝送路３ｃを通る回線と区別するため、別の新
しいＶＰＩが使われる。

制御回路（ＣＴ）３８は、前記ヘッダ変換テーブル書換
信号３４の送出と同時に、出力ポート別アドレス記憶部
３６ａに対応するダウンカウンタ　（ＤＣ）４４にセッ
ト信号４５を送出する。その後、制御回路（ＣＴ）３８
は、前記ダウンカウンタ　（ＤＣ）４４よりカウント値
零信号４５を受信後、セレクタ（Ｓ）４８において、出
力ポート別アドレス記憶部３６ｂと遅延回路用アドレス
記憶部３６ｃのみ選択するように制御信号３１を変更す
る。以上により、この場合の伝送路切換えは完了する。

一方、送信側装置１の制御回路（ＣＴ）３８は、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が小さい場合には、前記大きい場合と比較して、前
記制御回路（ＣＴ）３８が、出力ポート別アドレス記憶
部３６ａに対応するダウンカウンタ（ＤＣ）４４よりカ
ウント値零信号４５を受信した後、その時点から、前記
伝送路切換区間における現用と予備用の伝送路の伝送遅
延差以上のＩ，冒ｊｌ経過後に、制御信号３１を変更す
る点のみが異なるだけで、他の動作は同じである。

なお、以上述べた説明において、制御回路（ＣＴ》３８
は、出力ポート別アドレス記憶部３６ａに対応するダウ
ンカウンタ　（ＤＣ）４４からのカウント値零信号４５
を用いる代わりに、出力ポート別アドレス記憶部３６ａ
からのエンブティー信号２８を用いてもよい。

伝送路の切戻しは、出力ポート別アドレス記憶部３６ａ
を遅延回路として使用するだけで、動作手順は前記切換
えと同様に行うことができる。

以上述べたように制御するため、セルの順序逆転を生じ
させないための実セル到着間隔検出回路は不要となる。

また、遅延回路用アドレス記憶部３６Ｃはアドレスのみ
を記憶すればよいため、従来方式と比べてメモリ容量が
少なくてすむ。

第４図は本発明の第四実施例を示すブロック構成図であ
る。

第４図において、４９および５０はセレクタ（Ｓ）であ
り、他は第３図に示したものと同じである。

セレクタ（Ｓ）４９の動作は第３図のセレクタ（Ｓ）２
３と同様である。セレクタ（Ｓ）５０からの続出クロッ
ク２９は出力伝送路に対応する三つのタイミング位相を
持っており、制御回路（ＣＴ）３８からの制御信号３１
により、通常は、共通バッファ（ＣＢＦ）２１とから読
み出されたセルがセル多重分離回路（ＤＥＭＵＸ）２２
において、現用伝送路３Ｃ（３ｅ）および３ｄ　　（３
ｆ）の順に分離ができるように、出力ポート別アドレス
記憶部３６ａおよび３６ｂに対してそれぞれ第一および
第二のタイミング位相の読出クロック２９を繰り返し与
えるように選択される。この場合、予備用伝送路３ｈ　
　（３ｉ）にはセル多重分離回路（ＤＥＭＵＸ）２２よ
り全て空セルが送出される。しかし、出力ポート別アド
レス記憶部３６ａまたは３６ｂから読み出されたアドレ
スにより、共通バッファ（ＣＢＦ）２１から読み出され
たセルがセル多重分離回路（ＤＥＭＵＸ）２２において
、予備用伝送路３ｈ（３ｉ）に分離する場合には、制御
信号３１により、出力ポート別アドレス記憶部３６ａま
たは３６ｂに対して予備用伝送路３ｈ（３ｉ）に対応ず
る第三のタイミング位相の続出クロック２９が与えられ
るように選択される。

本発明の特徴は、第４図において、送信側装置１は、第
二の切換制御手段としての、ヘッダ変換回路（ＨＣ）４
７、セレクタ（Ｓ）４９および５０、アップダウンカウ
ンタ　（Ｃ）　４３、ダウンカウンタ　（Ｄ）４４、な
らびに制御回路（ＣＴ）３８を含み、受信側装置２は、
実セル多重化手段としてのセル多重化回路（ＭＵＸ）４
０を含むことにある。

次に、本第四実施例の切換え動作について説明する。

本第四実施例は、伝送路の無瞬断切換に用いることがで
きる。以下では、現用伝送路３Ｃから予備用伝送路３ｈ
への伝送路切換え、切戻しの手順について説明する。

まず、受信側装置２は第３図の場合と同様な制御を行う
。

次に、送信側装置１の制御回路（ＣＴ）３８は、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が大きい場合には、まず、ヘッダ変換デーブル書換
悟号３４を送出する。ヘッダ変換回路（ＨＣ）４７は、
前記ヘッダ変換テーブル書換信号を受信すると、これま
で現用伝送路３Ｃに出力されていた全回線について、ヘ
ッダ変換テーブルの人回線を識別するＶＰＩごとに次の
伝送路区間で使用するＶＰＩのみを予備用伝送路３ｈ内
で使用する新しいＶＰＩに変更する。予備用伝送路３ｈ
を通る回線には現用伝送路３Ｃを通る回線と区別するた
め、別の新しいＶＰＩが使われる。

制御回路（ＣＴ）３８は、前記ヘッダ変換テーブル書換
信号３４の送出と同時に、出力ポート別アドレス記憶部
３６ａに対応するダウンカウンタ　（ＤＣ）４４にセッ
ト信号４５を送出する。その後、制御回路（ＣＴ）３８
は、前記ダウンカウンタ　（ＤＣ）４４よりカウント値
零信号４５を受信直後、セレクタ（Ｓ）５０において、
出力ポート別アドレス記憶部３６ａに与えられる読出ク
ロツク２９のタイミング位相を予備用伝送路３ｈに対応
ずる第三のタイミング位相に変更するように制御信号３
１を送出する。以上により、この場合の伝送路切換えは
完了する。

一方、送信側装置１の制御回路（ＣＴ）３ｇは、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が小さい場合には、前記大きい場合と比較して、前
記制御回路（ＣＴ）３ｇが、出力ポート別アドレス記憶
部３６ａに対応するダウンカウンタ（ＤＣ）４４よりカ
ウント値零信号４５を受信直後、その時点から前記伝送
路切換区間における現用と予備用の伝送路の伝送遅延差
以上の時間の間、制御信号３ｌにより、出力ポートアド
レス記憶部３６ａに対する読出タロック２９の送出を停
止し、その後、出力ポート別アドレス記ｔ＠部３６ａに
対して予備用伝送路３ｈに対応する第三のタイミング位
相を与えるようにセレクタ（Ｓ）５０を制御する点のみ
が異なるだけで、他の動作は同じである。

なお、伝送路の切戻しも、セレクタ（Ｓ）５０の制御を
変更することにより、前記切換えと同様に行うことがで
きる。

以上述べたように制御するため、セルの順序逆転を生じ
させないための実セル到着間隔検出回路は不要となる。

また、遅延回路としても使用される出力ポート別アドレ
ス記１，α部３６ａはアドレスのみを記憶すればよいた
め、従来方式と比べてメモリ容量が少なくてすむ。

第５図は本発明の第五実施例を示すブロック構成図であ
る。

第５図において、５１は共通バッファ（ＣＢＦ）、５２
、５３、５４、５５および５６はセレクク（Ｓ）、５７
はセレクタ５２、５３および５４の制御信号、５８およ
び５９はアドレスチェーンデータ、６０ａ〜６Ｑｃ　，
　６１ａ〜６１ｃ　、６２ａ　〜６２ｃ　はフリップフ
ロツプ（Ｆ．，Ｆ２、Ｆ　３　）　、６３ａ　〜６３ｃ
はアドレス比較回路（Ｃ，、Ｃ２　、Ｃ３　）　、６４
はセット信号またはアドレスー致信号、６５はアドレス
一致信号、６６はセレクタ（Ｓ）５５および５６の制御
信号、ならびに６７は制御回路（ＣＴ）であり、他は第
２図の場合と同じである。

ヘッダ変換回路（ＨＣ）４７は、回線を識別ずるＶＰＩ
とそのＶＰＩのセルが出力されるべき伝送路番号との対
応および新しいＶＰＩに変換するためのＶＰＩを書き込
んだヘッダ変換テーブルを持っている。高速内部ハイウ
エイから実セルが到着すると、続出クロツク３３を空ア
ドレス記１，α部３６ｄに送り、空アドレスを一つ読み
出すとともに、到着した実セルのヘッダ内のＶＰＩを解
読後、前記ヘッダ変換テーブルよりそのセルが出力され
るべき伝送路番号と新しいＶＰＩを読み取り、その新し
いＶＰＩを前記実セルに挿入するとともに、セレクタ（
Ｓ）５２、５３および５４において前記伝送路番号に対
応するフリップフロップ（Ｆ．　、Ｆ２、Ｆ３）６０ａ
〜６０Ｃまたは６ｌａ〜６１Ｃへの出力、まタハフリッ
プフロップ（Ｆ＋　、Ｆ２　、Ｆ３　）　６０ａ〜６０
Ｃまたは６１ａ〜６１Ｃからの人力が選択されるように
制御信号５７を送出する。また、それと同時に前記到着
した実セルおよびアドレスチェーンデータ５８を書込ア
ドレス２５によって、共通バッファ（ＣＢＦ）５１に書
き込む。

これによって、空アドレス記１．＠部３６ｄより読み出
されたアドレスは、前記実セルが出力されるべき伝送路
に対応ずるフリップフロップ（Ｆ．、Ｆ２、Ｆ３　）　
６０ａ　、６０ｂ　、６０ｃに人力される。また、前記
実セルが出力されるべき伝送路に対応するフリップフロ
ツプ（Ｆ＋　ＳＦ２　、Ｆ３　）６０ａ　，５Ｑｂ　，
６０Ｃにラッチされていたアドレスはセレクタ（Ｓ）５
３を通過してアドレスチェーンデータ５８となるととも
に、前記実セルが出力されるべき伝送路に対応ずるフリ
ップフ０７プ（Ｆ＋　、Ｆ２　、Ｆ３）　６１ａ、６ｌ
ｂ　、６１Ｃに人力される。さらに、また前記実セルが
出力されるべき伝送路に対応するフリップフｏ　７プ（
Ｆ＋　、Ｆ２　、Ｆ３　）　６１ａ　、６ｌｂ　、６１
ｃにラッチされていたアドレスはセレクタ　（Ｓ）５２
を通過して、書込アドレス２５となる。共通バッファ（
ＣＢＦ）５１に書き込まれるアドレスチェーンデータ５
８は、実セルと同じアドレスに書き込まれ、同じ出力伝
送路に出力される実セルについて、次に読み出されるべ
き実セルの格納されているアドレスを示している。なお
、フリップフロップ（Ｆ，、Ｔ”　２　、　｝”３　　
冫　６０ａ　　〜６０ｃ　　，　　６１ａ　　〜６１ｃ
　　，　　６２ａ　〜６２ｃは一つのアドレスをラッチ
できる複数個のフリップフロップから構成されているも
のとする。

共通バッファ（ＣＢＦ）５１は、実セルおよびアドレス
チェーンデータ５８を書込アドレス２５によって書き込
み、読出アドレス２６によって読み出し、読み出された
実セルをセル多重分離回路（ＤＥＭＵＸ）２２へ、また
アドレスチェーンデータ５９ヲセレクタ（Ｓ）５５へ送
出する。

フリップ７０７プ（Ｆ＋　，　Ｆ２　、Ｆ３　）６０ａ
　，６１ａ　，　６２ａは出力伝送路３ｃ（３ｅ）に対
応するフリップフロツプ、フリップフロツブ（Ｆ．、Ｆ
２、Ｆ３　）　６０ｂ　，　６ｌｂ　，　６２ｂは出力
伝送路３ｄ　（３　ｆ）に対応するフリップフロップ、
フリップフロップ（Ｆ＋　、Ｆ２　、Ｆ３　）　６０ｃ
　，　６１ｃ　，　６２ｃは遅延回路に対応するフリッ
プフロツプである。実セルの遅延回路およびそのアドレ
スチェーンとしての機能は、共通バッファ（ＣＢＦ）５
１が行っている。

セレクタ（Ｓ）５５および５６は制御信号６６により制
御され、通常は、フリップフロップ（Ｆ＋　、Ｆ２）６
２ａ　、６２ｂの順に繰り返し選択される。フリップフ
ロップ（Ｆ＋　、Ｆ２　）　６２ａ　，　６２ｂが選択
されるタイミングがそれぞれ出力伝送路３ｃ（３ｅ）、
３ｄ　　（３ｆ）に対応している。しかし、遅延された
実セルを共通バッファ（ＣＢＦ）５１より読み出す場合
には、その遅延された実セルが出力されるべき出力伝送
路に対応するフリップフロップ（Ｆ，、Ｆ２　＞　６２
ａ　、５２ｂを選択する代わりにフリップフロップ（Ｆ
３）６２Ｃを選択する。選択されたフリップフロップ（
Ｆ＋　、Ｆ２　、Ｆ３　）６２ａ　，６２ｂ　，６２Ｃ
からのアドレスは、セレクタ（Ｓ）５６を通過して読出
アドレス２６となるとともに、空アドレスとして空アド
レス記１．！部３６ｄに格納される。その続出アドレス
２６によって読み出されたアドレスチェーンデータ５９
は、前記選択されたフリップフロップ（Ｆ，　、Ｆ２　
、Ｆ３）　６２ａ　，　６２ｂ　，　６２ｃ　にラッチ
される。

アドレス比較回路（ｃ＋　、Ｃ２　、Ｃ３　）　６３ａ
　〜６３ｃは、通常はフリップフロップ（Ｆ．，Ｆ２、
Ｆ３　）　６１ａ　〜６１ｃと６２ａ　〜６２ｃにラッ
チされているアドレスを比較し、一致している場合には
アドレス一致信号６４または６５を出力する。なお、こ
の場合、アドレスが一致している場合には、共通バッフ
ァ（ＣＢＦ）５１に格納されている対応する伝送路に出
力されるべき実セルまたは遅延されている実セルが無い
ことを示している。また、アドレス比較回路（Ｃ＋　、
Ｃ２　＞　６３ａ　、６３ｂは、制御回路（ＣＴ）５７
からのセット信号６４によりフリップフロップ（Ｆ＋　
、Ｆ２　）　６１ａ　，　６ｌｂにラッチされているア
ドレスをセットし、そのセットされたアドレスとフリッ
プフロップ（Ｆ，、Ｆ２）　６２ａ、６２ｂにラッチさ
れているアドレスとを比較し、致している場合にはアド
レス一致信号６４を送出する。なお、この場合、アドレ
スが一致した時点は、共通バッファ　（ＣＢＦ）５１の
前記セットされたアドレスに記憶されたセルが読み出さ
れる時点を示している。

本発明の特徴は、第５図において、送信側装置１は、遅
延回路用アドレス記憶部としてのフリップフ０７プ（Ｆ
３　）　６０Ｃ　，　６１ｃおよび６２Ｃと、第一の回
線切換制御手段としての、ヘッダ変換回路（ＨＣ）４７
、セレクタ（Ｓ）５２〜５６、比較回路（Ｃ１、Ｃ２、
Ｃ３）６３ａ〜６３Ｃ、ならびにｉｊり御回路（ＣＴ）
６７とを含み、受信側装置２は、実セル多重化手段とし
ての、セル多重化回路（ＭＵＸ＞４０を含むことにある
。

次に、本第五実施例の切換え動作について説明する。

本第五実施例は、回線切換を無瞬断で行うことができる
。以下では、現用伝送路３ａ−３ｃ　−３ｅを通る現用
回線から現用伝送路３ａ　−３６　−３ｅを通る予備用
回線への回線切換え、切戻しの手順について説明する。

まず、受信側装置２の制御回路（ＣＴ）６７は、図外の
センタ装首より回線切換信号を受信すると、ヘッダ変換
テーブル書換信号３４を送出して、現用伝送路３ｄ内の
予備用回線より送られてくる実セルが出力伝送路３ｅに
送出されるように、ヘッダ変換回路（ＨＣ）４７内のヘ
ッダ変換テーブルに予備用回線を識別するためのＶＰＪ
とフリップフロップ（Ｆ＋）６０ａおよび６１．ａに対
応ずる番号とその予備用回線が伝送路３ｅ内で使用する
新しいＶＰＩを書き込む。この新しいＶＰＩは、現用伝
送路３Ｃ内の現用回線を識別するＶＰＩが変換されるＶ
ＰＩと同じものである。これによって、受信側装置２は
、現用回線と予備用回線を一つの回線に多重化する回路
となる。

次に、送信側装置１の制御回路（ＣＴ）６７は、回線切
換区間において、現用回線より予備用回線の伝送遅延が
大きい場合には、そのまま、現用伝送路３Ｃに送出され
ている現用回線のセルが現用伝送路３ｄを通る予備用回
線に送出されるようにヘッダ変換テーブル書換信号３４
を送出する。ヘッダ変換回路（ＨＣ）４７は、前記ヘッ
ダ変換テーブル書換信号３４を受信すると、現用伝送路
３ａ内の現用回線より送られてくる実セルが出力伝送路
３ｄに送出されるように、ヘッダ変換テーブルの前記入
り側の現用回線を識別するＶＰＩに対応ずる出力伝送路
番号を出力伝送路３ｄに対応する番号に変更するととも
に、その回線が予備用回線として現用伝送路３ｄ内で使
用する新しいＶＰＩを書き込む。現用伝送路３ｄを通る
予備用回線のセルには現用伝送路３Ｃ内の現用回線とは
別の新しいＶＰＩが使われる。以上により、この場合の
回線切換を完了する。

一方、送信側装置１の制御回路（ＣＴ）６７は、回線切
換区間において、現用回線より予備用回線の伝送遅延が
小さい場合には、まず、ヘッダ変換テーブル書換信号３
４を送出して、ヘッダ変換回路（ＨＣ）４７のヘッダ変
換テーブルに現用伝送路３ａ内の現用回線から送られて
くる実セルを共通バッファ（ＣＢＦ）５１内の遅延回路
に蓄積されるように、遅延回路としてのフリップフロッ
プ（Ｆ３）６０Ｃおよび６１ｃに対応する番号とその回
線が予備用回線として現用伝送路３ｄ内で使用される新
しいＶＰＩを書き込む。制御回路（ＣＴ）６７は、前記
ヘッダ変換テーブル書換信号３４を送出直後にアドレス
比較回路（Ｃ＋）６３ａにセット信号６４を送出する。

その後制御回路（ＣＴ）６７は、前記アドレス比較回路
（Ｃ＋）６３ａよりアドレス一致信号６４を受信後、そ
の時点から、前記回線切換区間における現用と予備用の
回線の伝送遅延差以上の時間経過後に、制御信号６６に
より、セレクタ（Ｓ）５５および５６において、フリッ
プフロップ（Ｆ２　）　６２ｂの選択を一時停止して、
その代わりにフリップフロップ（Ｆ３）６２Ｃを選択す
るように変更する。その後、制御回路（ＣＴ）６７は、
アドレス比較回路（Ｃ＋　）　６３ｃからのアドレス一
致信号６５を受信直後に、現用伝送路３ａから送られて
くる現用回線のセルを直接共通バッファ（ＣＢＦ）５１
の出力伝送路３ｄに対応する領域に書き込むようにヘッ
ダ変換テーブル書換信号３４を送出する。ヘッダ変換回
路（ＨＣ）４７は、このヘッダ変換テーブル書換信号３
４を受信直後にヘッダ変換テーブルの入り側の現用回線
を識別するＶＰＩに対応する出力伝送路番号を伝送路３
ｄに対応する値に変更する。

さらに、制御回路（ＣＴ）６７は、前記ヘッダ変換テー
ブル書換信号３４の送出と同時に、制御信号６６により
、セレクタ（Ｓ）５５および５６において、フリップフ
ロツプ（｝’３　）　６２ｃの選択を停止して、その代
わりにフリップフロツプ（Ｆ２　）　６２ｂを選択する
ように変更する。これによって、この場合の回線切換え
は完了する。

なお、回線の切戻しも、前記切換えと同様に行うことが
できる。

以上の説明では、遅延回路に関係するフリップフロツプ
（Ｆ３）　６２ｃ　ヲフリップフロツ７”　（Ｆ２）６
２ｂに対して完全に優先して選択する優先制御の場合に
ついて述べたが、遅延回路内の予備用回線のセルがなく
なるまで、一定の選択比でフリップフロツプ（Ｆ３）６
２Ｃと（Ｆ２　）　６２ｂを選択してもよい。

また、以上説明した回線切換方式では、制御回路（ＣＴ
）６７が遅延回路に関係するアドレス比較回路（Ｃ３　
）　６３ｃからのアドレス一致信号６５を受信してから
、ヘッダ変換テーブル書換信号３４を送出してヘッダ変
換回路（ＨＣ）４７内のヘッダ変換テーブルの書き換え
が行われるまでの間に、予備用回線のセルが共通バッフ
ァ（ＣＢＦ）５１に新たに書き込まれることがないこと
を前提としている。

しかし、高速内部ハイウェイの速度が速く、１セルの占
有時間が短くなると、前記ヘッダ変換テーブルの書き換
えの前に予備用回線のセルが共通バッファ　（ＣＢＦ）
５１に書き込まれる可能性がある。

その場合には、制御回路（ＣＴ）６７はヘッダ変換回路
（ＨＣ）４７のヘッダ変換テーブルの書き換えが行われ
た後も、しばらくの間、制御信号６６によりフリップフ
ロップ（Ｆ２　）　６２ｔ］に対してフリップフロップ
（Ｆｓ　）　６２ｃを優先制御し、遅延回路内の予備用
回線のセルが完全になくなった時点で、前記優先制御を
解除し、セルを伝送路３ｄに出力するためのアドレスを
選択するタイ（ングでは、フリップフロツプ（Ｆ２）６
２ｂのみを選択するようにする。

以上述べたように制御するため、セルの順序逆転を生じ
させないための実セル到着間隔検出回路は不要となる。

また、遅延回路を構成するためのアドレスチェーンはア
ドレスのみを記憶すればよいため、従来方人と比べーＣ
メモリ容量が少なくてすむ。

以上説明した第一、第二および第五実施例における回線
切換方式は、送信側装置１と受信側装置２の間に中継ノ
ード装置がある場合にも同様に適用できる。

第６図は本発明の第六実施例を示すブロック構成図であ
る。

第６図において、各回路は第３図および第５図に用いた
ものと同じである。

セレノタ（Ｓ）５５および５６は、通常は、制御信号６
６により、フリップフロツプ（Ｆ＋）６２ａおよび６２
ｂのみを、それぞれ出力伝送路３ｃ（３ｅ）および３ｄ
　　（３ｆ）に対応ずるタイミングで選択する。この場
合、予備用伝送路３ｈ（３ｉ）には、多重分離回路（Ｄ
ＥＭＵＸ）２２より、連続して空セルが送出される。し
かし、共通バッファ（ＣＢＦ）５１にＩＦされている予
備用伝送路に出力されるべきセルを読み出す場合には、
セレクタ（Ｓ）５５および５６は、制御信号６６により
、フリップフロップ（Ｆ３　）　６２ｃも予備用伝送路
３ｈ（３ｉ）ｌ：幻応ずるタイミングで選択する。

第６図における本発明の特徴は、第５図と同様で、制御
回路（ＣＴ）６７が伝送路切換えの制御を行うように構
成される。

次に、本第六実施例の切換え動作について説明する。

本第六実施例は、伝送路切換を無瞬断で行うことができ
る。ここでは、現用伝送路３Ｃから予備用伝送路３ｈへ
の切換え、および切戻しの手順について説明する。

まず、受信側装置２０制御回路（ＣＴ）６７は、図外の
センタ装置より伝送路切換信号を受信すると、ヘッダ変
換テーブル書換信号３４を送出して、ヘッダ変換回路（
ＨＣ）４７のヘッダ変換テーブルを第３図の場合と同様
に変更する。

次に、送信側装置１の制御回路（ＣＴ）６７は、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が大きい場合には、現用伝送路３Ｃに送出されてい
る全ての回線が予備用伝送路３ｈに送出されるようにヘ
ッダ変換テーブル書換信号３４を送出する。ヘッダ変換
回路（ＨＣ）４７は、前記ヘッダ変換テーブル書換信号
３４を受信すると、これまで現用伝送路３Ｃに出力され
ていた全回線を予備用伝送路３ｔ＋に出力するように、
それらの回線の実セルを書き込むべき共通バッファ（Ｃ
ＢＦ）５１内の領域を出力伝送路３Ｃに対応するアドレ
スチェーン領域から予備用伝送路としての出力伝送路３
［１に対応ずるアドレスチェーン領域に変更するため、
ヘッダ変換テーブル内のそれらの回線を識別する全ての
ＶＰＩに対して、それに対応させて遅延回路に関与する
フリップフロップ（Ｆ３）６０ｃおよび６１Ｃに対応す
る番号とそのＶＰＩの回線が予備用伝送路３ｈ内で使用
する新しいＶＰＭを書き込む。予備用伝送路３ｈを通る
回線には現用伝送路３Ｃを通る回線と区別するため、別
の新しいＶＰＩが使われる。

制御回路（ＣＴ）６７は、前記ヘッダ変換テーブル書換
信号３４の送出と同時に、アドレス比較回路（Ｃ３　）
　６３ａにセット信号６４を送出する。その後、制御回
路（ＣＴ）６７は、前記アドレス比較回路（Ｃ＋）６３
ａよりアドレス一致信号６４を受信後、セレクタ（Ｓ）
５５および５６において、フリップフロップ（Ｆ２　’
）　６２ｂおよび（Ｆ３　）　６２ｃをそれぞれ出力伝
送路３ｄ，および予備用伝送路３ｈに対応するタイミン
グで選択するように、制御信号６６を変更する。以上に
より、この場合の伝送路切換は完了する。

一方、送信側装置１の制御回路（ＣＴ）６７は、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が小さい場合には、前記大きい場合と比較して、前
記制御回路（ＣＴ）６７が、出力伝送路３Ｃに対応する
アドレス比較回路６３ａよりアドレス一致信号６４を受
信した後、その時点から、前記伝送路切換区間における
現用と予備用の伝送路の伝送遅延差以上の時間経過後に
、制御信号６６を変更する点のみが異なるだけで、他の
動作は同じである。

伝送路の切戻しは、共通バッファ（ＣＢＦ）５１内の出
力伝送路３Ｃに対応するアドレスチェーンを遅延回路と
して使用するだけで、動作手順は前記切換えと同様に行
うことができる。

以上述べたように制御するため、セルの順序逆転を生じ
させないための実セル到着間隔検出回路は不要となる。

また、遅延回路としてのアドレスチェーンはアドレスの
みを記憶すればよいため、従来方式と比べてメモリ容量
が少なくてすむ。

第７図は本発明の第七実施例を示すブロック構成図であ
る。

第７図において、６８、６９、７０、７１および７２は
セレクク　（Ｓ）、７３はセレクタ（Ｓ）７１および７
２の制御信号であり、他は第６図に示したものと同じで
ある。

セレクク（Ｓ）６ｇ、６９および７０の動作は第６図の
セレクタ（Ｓ）５２、５３および５４と同様である。

セレクタ（Ｓ）７１および７２は、通常は、制御信号７
３により、フリップフロップ（Ｆ＋）６２ａおよび（Ｆ
２　）　６２ｂをそれぞれ出力伝送路３ｃ（３ｅ）およ
び３ｄ　　（３ｆ）に対応するタイミングで選択する。

この場合、予備用伝送路３ｈ（３ｉ）には、多重分離回
路（ＤＥＭＵＸ）２２より、連続して空セルが送出され
る。しかし、共通バッファ（ＣＢＦ）５１に蓄積されて
いる予備用伝送路に出力されるべきセルを読み出す場合
には、セレクタ（Ｓ）７ｌおよび７２は、制御信号７３
より、フリップフロップ（Ｆ，）６２ａ、｛　（Ｆ２）
　６２ｂ　｝を予備用伝送路３ｈ（３ｉ）、フリップフ
ロップ（Ｆ２　）　６２ｂ（　（Ｆ．　）　６２ａ　）
を出力伝送路３ｃ（３ｅ）または３ｄ　　（３ｆ）に対
応するタイミングで選択する。

本発明の特徴は、第７図において、送信側装置ｌは、第
二の回線切換制御手段としての、ヘッダ変換回路（ＨＣ
）４７、セレクタ（Ｓ）６８〜７１、比較回路（Ｃ１、
Ｃ２　）　６３ａ　，　６３ｂならびに制御回路（ＣＴ
）６７を含み、受信側装置２は、実セル多重化手段とし
ての、セル多重化回路（ＭＵＸ）４０を含むことにある
。

次に、本第七実施例の切換え動作について説明する。

本第七実施例は、伝送路の無瞬断切換に用いることがで
きる。以下では、現用伝送路３ｃから予備用｛云送路３
ｈへの伝送路切換え、および切戻しの手順について説明
する。

まず、受信側装置２は、第６図の場合と同様な制御を行
う。

次に、送信側装置１の制御回路（ＣＴ）６７は、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が大きい場合には、現用伝送路３Ｃに送出されてい
る全ての回線が予備用伝送路３ｈに送出されるようにヘ
ッダ変換テーブル書換信号３４を送出する。ヘッダ変換
回路（ＨＣ）４７は、前記ヘソダ変換テーブル書換信号
３４を受信すると、これまで現用伝送路３Ｃに出力され
ていた全回線について、ヘッダ変換テーブルの人回線を
識別するＶＰＩごとに次の伝送路区間で使用するＶＰＩ
のみを予備用伝送路３ｈ内で使用する新しいＶＰ工に変
更する。予備用伝送路３ｈを通る回線には現用伝送路３
Ｃを通る回線と区別するため、別の新しいＶＰＩが使わ
れる。

制御回路（ＣＴ）６７は、前記ヘッダ変換テーブル書換
信号３４の送出と同時に、アドレス比較回路（Ｃ．）６
３ａにセット信号６４を送出する。その後、制御回路（
ＣＴ）６７は、前記アドレス比較回路（Ｃ．）６３ａよ
りアドレス一致信号６４を受信後、セレクタ（Ｓ）７１
および７２において、フリップフロップ（Ｆ２）６２ｂ
および（Ｆ，）６２ａをそれぞれ出力伝送路３ｄ、およ
び予備用伝送路３ｈに対応するタイミングで選択するよ
うに、制御信号７３を変更する。以上により、この場合
の伝送路切換は完了する。

一方、送信側装置１の制御回路（ＣＴ）６７は、伝送路
切換区間において、現用伝送路より予備用伝送路の伝送
遅延が小さい場合には、前記大きい場合と比較して、前
記制御回路（ＣＴ）６７が、出力伝送路３Ｃに対応する
アドレス比較回路６３ａよりアドレス一致信号６４を受
信直後、その時点から前記伝送路切換区間における現用
と予備用の伝送路の伝送遅延差以上の時間の間、制御信
号７３により、セレクタ（Ｓ）７１および７２において
、フリップフロツプ（Ｆ＋）６２ａの選択のみを停止し
、その後、フリップフロップ（Ｆ２　）　６２ｂおよび
（Ｆ１）６２ａをそれぞれ出力伝送路３ｄ，および予備
用伝送路３ｈに対応するタイミングで選択するように、
制御信号７３を変更する点のみが異なるだけで、他の動
作は同じである。

なお、伝送路の切戻しも、セレクタ（Ｓ）７１および７
２の制御を変更することにより、前記切換えと同様に行
うことができる。

以上述べたように制御するため、セルの順序逆転を生じ
させないための実セル到着間隔検出回路は不要となる。

また、遅延回路としてのアドレスチェーンはアドレスの
みを記憶すればよいため、従来方式と比べてメモリ容量
が少なくてすむ。

〔発明の効果〕

本発明では、共通パノファへのセルの書き込みアドレス
を出力ポート別に記憶し、待行列処理する出力ポート別
アドレス記１，α部を有する共通バッファ形スイッチに
おいて、前記出力ポート別アドレス記憶部とは別に、共
通バッファへのセルの書込アドレスを記憶し、遅延回路
として機能する遅延回路用アドレス記憶部を設け、この
遅延回路用アドレス記憶部により、現用の伝送路または
回線のセルを所望の時間遅延させた後、予備用の伝送路
または回線に切り換えるか、または、前記出力ポート別
アドレス記憶部を用いて現用伝送路のセルを所望の時間
遅延させた後、予備用の伝送路に切り換えることにより
、セルの順序逆転がなくなるため、従来必要であった実
セル到着間隔検出回路は不要となる効果がある。また、
このため、回線または伝送路切換に要する時間が短くな
る効果がある。

さらに、この遅延回路は、セルを共通バッファに書き込
んだそのアドレスだけを記憶するため、セル自身を記憶
しなければならなかった従来方式の遅延回路に比較して
、必要なメモＩＪ　ｉＪｉが非常に少なくてすむ効果が
ある。

【図面の簡単な説明】

第１図は本発明の第一実施例を示すブロック構成図。 第２図は本発明の第二実施例を示すブロック構成図。 第３図は本発明の第三実施例を示すブロック構成図。 第４図は本発明の第四実施例を示すブロック構成図。 第５図は本発明の第五実施例を示すブロック構成図。 第６図は本発明の第六実施例を示すブロック構成図。 第７図は本発明の第七実施例を示すブロック構成図。 第８図は本発明における情報列フォーマントの一例を示
す説明図。 第９図は従来例を示すブロック構成図。 １・・・送信側装置、２・・・受信側装置、３・・・現
用回線（伝送路）、３６〜３ｆ・・・現用伝送路、３ｇ
〜３！・・・予備用伝送路、４・・・予備用回線（伝送
路）、５・・・クロスコネクトスイッチ（ＸＳＷ）　、
６・・・実セル到着間隔検出回路（ＲＣＤＴ）、７・・
・実セル到着間隔指定信号または実セル到着間隔検出信
号、８・・・実セル分離回路（ＲＣＳ）　、９・・・実
セル分離指定信号または実セル分離解除信号、１０・・
・ファーストインファーストアウトメモリ　（ＦＩＦＯ
）、１１、２９、３０、３２、３３・・・読出クロック
、１２、２８・・・エンプティー信号、１３・・・ヘッ
ダ変換テーブル書換信号、１４、３８、６７・・・制御
回路（ＣＴ）、２０・・・ヘッダ変換回路（ＨＣ）、２
１、５ｌ・・・共通バッファ（ＣＢＦ）、２２・・・セ
ル多重分離回路（ＤＥＭＵＸ＞　、２３、２４、４８〜
５０、５２〜５６、６８〜７２・・・セレクタ（Ｓ）、
２５・・・書込アドレス、２６・・・続出アドレス、２
７・・・オア回路、３１、３５、４２、５７、６６、７
３・・・制御信号、３４・・・ヘッダ変換テーブル書換
信号または制御信号、３６ａ、３６ｂ・・・出力ポート
別アドレス記憶部（ＦＩＦＯ）、３６ｃ・・・遅延回路
用アドレス記憶部（ＦＩＦＯ）、３６ｄ・・・空アドレ
ス記憶部（Ｆ　Ｉ　ＦＯ）　、３７、３９・・・インタ
フェース回路（ＩＦ）、４０・・・セル多重化回路（Ｍ
ＵＸ）　、４１・・・書込クロツタ、４３・・・アップ
ダウンカウンタ　（Ｃ）、４４・・・ダウンカウンタ　
（ＤＣ）、４５・・・セット信号またはカウント：直零
信号、４６・・・カウント値、４７・・・ヘッダ変換回
路（ＨＣ）、５８、５９・・・アドレスチェーンデータ
、６０ａ〜６０ｃ　，　６１ａ〜６１ｃ　，　６２ａ　
〜６２Ｃ−７リップ７　ｏ−７プ（Ｆ，、Ｆ２、Ｆ３）
　、６３ａ　〜６３ｃ　・・・アドレス比較回路（Ｃ＋
　、Ｃ，、Ｃ３）、６４・・・セット信号またはアドレ
ス一致信号、６５・・・アドレス一致信号。

Claims (1)

1. 【特許請求の範囲】 １、到着する実セルを一時記憶する共通バッファと、こ
   の共通バッファに実セルを書き込んだアドレスを記憶す
   る出力ポート別アドレス記憶部と、この出力ポート別ア
   ドレス記憶部から読み出されたアドレスを空アドレスと
   して記憶する空アドレス記憶部とを含み、セルを単位と
   して現用の回線を予備用の回線に切り換える切換手段を
   有する送信側装置と受信側装置とを備えた回線切換え方
   式において、 前記送信側装置は、 前記出力ポート別アドレス記憶部とは別に設けられ到着
   する実セルを前記共通バッファに書き込んだアドレスを
   記憶し遅延回路として動作する遅延回路用アドレス記憶
   部と、 所定の回線切換え区間において、予備用の回線または伝
   送路の遅延時間が現用の回線または伝送路の遅延時間よ
   りも大きい場合には任意のセルの区切りで切り換え、小
   さい場合には現用回線または伝送路の実セルを前記遅延
   回路用アドレス記憶部を用いることにより、所定の回線
   切換区間における現用と予備用の回線または伝送路の伝
   送遅延差以上の時間遅延させた後、予備用の回線または
   伝送路に切り換える制御を行う第一の回線切換制御手段
   と を含み、 前記受信側装置は、 現用の回線または伝送路と予備用の回線または伝送路と
   により伝送されたセルのうち実セルを一回線に多重化す
   る実セル多重化手段を 含む ことを特徴とする回線切換方式。 ２、到着する実セルを一時記憶する共通バッファと、こ
   の共通バッファに実セルを書き込んだアドレスを記憶す
   る出力ポート別アドレス記憶部と、この出力ポート別ア
   ドレス記憶部から読み出されたアドレスを空アドレスと
   して記憶する空アドレス記憶部とを含み、セルを単位と
   して現用の回線を予備用の回線に切り換える切換手段を
   有する送信側装置と受信側装置とを備えた回線切換え方
   式において、 前記送信側装置は、 所定の回線切換区間において、予備用の回線または伝送
   路の遅延時間が現用の回線または伝送路の遅延時間より
   も大きい場合には任意のセルの区切りで切り換え、小さ
   い場合には現用の伝送路の実セルを、対応する前記出力
   ポート別記憶部からのアドレス読み出しを所定の回線切
   換区間における現用と予備用の伝送路の伝送遅延差以上
   の時間停止することにより遅延させた後、予備用の伝送
   路に切り換える制御を行う第二の回線切換制御手段を含
   み、 前記受信側装置は、 現用の回線または伝送路と予備用の回線または伝送路と
   により伝送されたセルのうち実セルを一回線に多重化す
   る実モル多重化手段を含む ことを特徴とする回線切換方式。