JPH03218024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03218024A JPH03218024A JP2014150A JP1415090A JPH03218024A JP H03218024 A JPH03218024 A JP H03218024A JP 2014150 A JP2014150 A JP 2014150A JP 1415090 A JP1415090 A JP 1415090A JP H03218024 A JPH03218024 A JP H03218024A
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- JP
- Japan
- Prior art keywords
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- type silicon
- semiconductor device
- emitter
- manufacturing
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はセルファライン化したトランジスタを備えた半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
従来の技術
半導体装置は近年ますます高密度化される傾向にあり、
フォトリソグラフィーにより形成されたパターンよりも
より小さなエミッタを形成する必要が生じてきた。
フォトリソグラフィーにより形成されたパターンよりも
より小さなエミッタを形成する必要が生じてきた。
以下に従来の半導体装置の製造方法について説明する。
第２図（ａｌ〜（ｄｉは従来の半導体装置の製造方法の
工程断面図を示すものである。まず、第２図（ａｌに示
すようにｎ形シリコン基板１０１の表面に酸化シリコン
膜１０２を約１０００人の厚さに形成し、コンタクト用
窓を形成する。次に、第２図（ｂ）に示すようにレジス
トをマスクとしてイオン注入法によりホウ素を加速エネ
ルギー１００ＫｅＶ程度でベース形成領域にのみ打ち込
み、その後約９００℃の窒素雰囲気中で約３０分のアニ
ールを行って、ｐ形シリコンのベース１０７を形成スる
。次に、第２図（Ｃｌに示すように、レジスト及び酸化
シリコン膜１０２をマスクとしてベース１０７領域中に
イオン注入法によりヒ素を加速エネルギー４０ＫｅＶ程
度で打ち込み、さらにレジストをマスクとしてイオン注
入法によりホウ素を加速エネルギー１００ＫｅＶ程度で
外部ベース領域に打ち込み、その後約９８０℃の窒素雰
囲気中で約２０分のアニールを行って、エミソタ１０８
及び外部ベース１０９を形成する。次に、第２図ｆｄｌ
に示すようにエミッタ１０８，外部ベース１０９及びｎ
形シリコン基板１０１にそれぞれエミッタ電極１１０−
１，ベース電極１１０−２及びコレクタ電極１１０−３
を形成する。この従来例ではｎ形シリコン基板１０１を
コレクタとして使用している。
工程断面図を示すものである。まず、第２図（ａｌに示
すようにｎ形シリコン基板１０１の表面に酸化シリコン
膜１０２を約１０００人の厚さに形成し、コンタクト用
窓を形成する。次に、第２図（ｂ）に示すようにレジス
トをマスクとしてイオン注入法によりホウ素を加速エネ
ルギー１００ＫｅＶ程度でベース形成領域にのみ打ち込
み、その後約９００℃の窒素雰囲気中で約３０分のアニ
ールを行って、ｐ形シリコンのベース１０７を形成スる
。次に、第２図（Ｃｌに示すように、レジスト及び酸化
シリコン膜１０２をマスクとしてベース１０７領域中に
イオン注入法によりヒ素を加速エネルギー４０ＫｅＶ程
度で打ち込み、さらにレジストをマスクとしてイオン注
入法によりホウ素を加速エネルギー１００ＫｅＶ程度で
外部ベース領域に打ち込み、その後約９８０℃の窒素雰
囲気中で約２０分のアニールを行って、エミソタ１０８
及び外部ベース１０９を形成する。次に、第２図ｆｄｌ
に示すようにエミッタ１０８，外部ベース１０９及びｎ
形シリコン基板１０１にそれぞれエミッタ電極１１０−
１，ベース電極１１０−２及びコレクタ電極１１０−３
を形成する。この従来例ではｎ形シリコン基板１０１を
コレクタとして使用している。
発明が解決しようとする課題
しかしながら上記の従来の方法ではエミッタの幅がフォ
トリソグラフィーによるコンタクト窓開口パターンの大
きさと同程度より少し大きくなり、それより幅の狭いエ
ミッタを形成することができないという欠点を有してい
た。
トリソグラフィーによるコンタクト窓開口パターンの大
きさと同程度より少し大きくなり、それより幅の狭いエ
ミッタを形成することができないという欠点を有してい
た。
本発明は上記従来の課題を解決するもので、フォトリソ
グラフィーによって形成したパターンよりもより狭いエ
ミッタ幅を持ったエミッタの形成を可能とする半導体装
置の製造方法を提供することを目的とする。
グラフィーによって形成したパターンよりもより狭いエ
ミッタ幅を持ったエミッタの形成を可能とする半導体装
置の製造方法を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置の製造方
法は、一導電形半導体基体に第１の凸なー導電形半導体
領域を形成する工程と、しかる後酸化によって上記第１
の凸な一導電形半導体領域よりより小さな第２の一導電
形半導体領域を形成する工程とを含んでいる。
法は、一導電形半導体基体に第１の凸なー導電形半導体
領域を形成する工程と、しかる後酸化によって上記第１
の凸な一導電形半導体領域よりより小さな第２の一導電
形半導体領域を形成する工程とを含んでいる。
作用
この製造方法によって、フォトリソグラフィーによって
形成されたパターンよりもより小さなパターンを形成で
きるため、より微細なトランジスタを形成することがで
きる。
形成されたパターンよりもより小さなパターンを形成で
きるため、より微細なトランジスタを形成することがで
きる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図（ａｌ〜げ）は本発明の一実施例における半導体
装置の製造方法の工程断面図を示すものである。まず第
１図（ａ）に示すようにｎ形シリコン基板１の表面に酸
化シリコン膜２を約２００人と、窒化シリコン膜３を約
１０００人の厚さで形成後、通常のフォトリソグラフィ
ー技術とエッチング技術によりトランジスタのエミッタ
形成領域上にのみ酸化シリコン膜２と窒化シリコン膜３
を形成する。次に第１図（ｂ）に示すように酸化シリコ
ン膜２と窒化シリコン膜３をエッチングマスクとして、
選択的にｎ形シリコン基板１を約５０００人エッチング
し、ｎ形シリコン基板１上に第１のｎ形シリコンの凸領
域４を形成する。次に第１図（Ｃ）に示すように酸化シ
リコン膜２と窒化シリコン膜３をマスクとして、ｎ形シ
リコン基板１とｎ形シリコンの凸領域４の側面を選択的
に酸化し、第２のｎ形シリコンの凸領域５と選択酸化シ
リコン膜６を約１μｍ形成する。次に第１図（ｄ）に示
すように酸化シリコン膜２と窒化シリコン膜３を除去後
、ホウ素を加速エネルギー１００ＫｅＶのイオン注入法
により第２のｎ形シリコンの凸領域５の下部に打ち込み
、その後約９００℃の窒素雰囲気中で約３０分のアニー
ルを行ってｐ形シリコンのべース７を形成する。次に第
１図（ｅ）に示すように第２のｎ形シリコンの凸領域５
の上部にヒ素を加速エネルギー１００ＫｅＶのイオン注
入法により打ち込み、その後約９８０℃の窒素雰囲気中
で約２０分のアニールを行ってｎ形シリコンのエミッタ
８を形成し、しかる後、選択酸化シリコン膜６をエッチ
ングして所定の位置にｎ形シリコン基板１のコンタクト
用窓と、ベース７の近傍にベースコンタクト用窓を形成
し、ベースコンタクト用窓にのみホウ素をイオン注入法
等によって拡散し、ベース７とつながる外部ベース９を
形成する。その後第１図（ｆｌに示すようにエミッタ８
，外部ベース９及びｎ形シリコン基板１にそれぞれエミ
ソタ電極１０−１，ベース電極１０−２、コレクタ電極
１０−３を形成する。この実施例ではｎ形シリコン基板
１をコレクタとして使用している。
装置の製造方法の工程断面図を示すものである。まず第
１図（ａ）に示すようにｎ形シリコン基板１の表面に酸
化シリコン膜２を約２００人と、窒化シリコン膜３を約
１０００人の厚さで形成後、通常のフォトリソグラフィ
ー技術とエッチング技術によりトランジスタのエミッタ
形成領域上にのみ酸化シリコン膜２と窒化シリコン膜３
を形成する。次に第１図（ｂ）に示すように酸化シリコ
ン膜２と窒化シリコン膜３をエッチングマスクとして、
選択的にｎ形シリコン基板１を約５０００人エッチング
し、ｎ形シリコン基板１上に第１のｎ形シリコンの凸領
域４を形成する。次に第１図（Ｃ）に示すように酸化シ
リコン膜２と窒化シリコン膜３をマスクとして、ｎ形シ
リコン基板１とｎ形シリコンの凸領域４の側面を選択的
に酸化し、第２のｎ形シリコンの凸領域５と選択酸化シ
リコン膜６を約１μｍ形成する。次に第１図（ｄ）に示
すように酸化シリコン膜２と窒化シリコン膜３を除去後
、ホウ素を加速エネルギー１００ＫｅＶのイオン注入法
により第２のｎ形シリコンの凸領域５の下部に打ち込み
、その後約９００℃の窒素雰囲気中で約３０分のアニー
ルを行ってｐ形シリコンのべース７を形成する。次に第
１図（ｅ）に示すように第２のｎ形シリコンの凸領域５
の上部にヒ素を加速エネルギー１００ＫｅＶのイオン注
入法により打ち込み、その後約９８０℃の窒素雰囲気中
で約２０分のアニールを行ってｎ形シリコンのエミッタ
８を形成し、しかる後、選択酸化シリコン膜６をエッチ
ングして所定の位置にｎ形シリコン基板１のコンタクト
用窓と、ベース７の近傍にベースコンタクト用窓を形成
し、ベースコンタクト用窓にのみホウ素をイオン注入法
等によって拡散し、ベース７とつながる外部ベース９を
形成する。その後第１図（ｆｌに示すようにエミッタ８
，外部ベース９及びｎ形シリコン基板１にそれぞれエミ
ソタ電極１０−１，ベース電極１０−２、コレクタ電極
１０−３を形成する。この実施例ではｎ形シリコン基板
１をコレクタとして使用している。
なお、ｐ形シリコン基板を使用し、ｎ形埋込み層やｎ形
エピタキシャル層によるコレクタを形成してもよい。
エピタキシャル層によるコレクタを形成してもよい。
発明の効果
以上のように本発明は、トランジスタの動作領域をエッ
チングによって規定し、さらにその動作領域を酸化する
ことによってより微細なトランジスタ動作領域を形成し
ているので、より高密度な半導体装置を製造することが
できる。
チングによって規定し、さらにその動作領域を酸化する
ことによってより微細なトランジスタ動作領域を形成し
ているので、より高密度な半導体装置を製造することが
できる。
第１図ｆａ）〜（ｆｌは本発明の一実施例における半導
体装置の製造方法の工程断面図、第２図（ａｌ〜（ｄ）
は従来の半導体装置の製造方法の工程断面図である。 １・・・・・・ｎ形シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・窒化シリコン膜、４・・・
・・・第１のｎ形シリコンの凸領域、５・・・・・・第
２のｎ形シリコンの凸領域、６・・・・・・選択酸化シ
リコン膜、７・・・・・・ベース、８・・・・・・エミ
ッタ、９・・・・・・外部ヘース、１０１・・・・・・
エミッタ電極、１０−２・・・・・・ベース電極、１０
−３・・・・・・コレクタ電極、１０１・・・・・・ｎ
形シリコン基板、１０２・・・・・・酸化シリコン膜、
１０７・・・・・・ベース、１０８・・・・・・エミッ
タ、１０９・・・・・・外部ベース、１１０−１・・・
・・・エミッタ電極、１１０２・・・・・・ベース電極
、１１０−３・・・・・・コレクタ電極。
体装置の製造方法の工程断面図、第２図（ａｌ〜（ｄ）
は従来の半導体装置の製造方法の工程断面図である。 １・・・・・・ｎ形シリコン基板、２・・・・・・酸化
シリコン膜、３・・・・・・窒化シリコン膜、４・・・
・・・第１のｎ形シリコンの凸領域、５・・・・・・第
２のｎ形シリコンの凸領域、６・・・・・・選択酸化シ
リコン膜、７・・・・・・ベース、８・・・・・・エミ
ッタ、９・・・・・・外部ヘース、１０１・・・・・・
エミッタ電極、１０−２・・・・・・ベース電極、１０
−３・・・・・・コレクタ電極、１０１・・・・・・ｎ
形シリコン基板、１０２・・・・・・酸化シリコン膜、
１０７・・・・・・ベース、１０８・・・・・・エミッ
タ、１０９・・・・・・外部ベース、１１０−１・・・
・・・エミッタ電極、１１０２・・・・・・ベース電極
、１１０−３・・・・・・コレクタ電極。
Claims (1)
- 一導電形半導体基体に選択的なエッチングをほどこして
上記一導電形半導体基体上に第１の凸な一導電形半導体
領域を形成する工程と、しかる後上記第１の凸な一導電
形半導体領域の側面を酸化することによって、上記エッ
チング終了時に形成されていた上記第１の凸な一導電形
半導体領域よりもより小さな第２の凸な一導電形半導体
領域を形成する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014150A JPH03218024A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014150A JPH03218024A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218024A true JPH03218024A (ja) | 1991-09-25 |
Family
ID=11853121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014150A Pending JPH03218024A (ja) | 1990-01-23 | 1990-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218024A (ja) |
-
1990
- 1990-01-23 JP JP2014150A patent/JPH03218024A/ja active Pending
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