JPH03219639A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野】 本発明は、半導体装置及びその製造方法に係り、特にバ
イポーラ型トランジスタを有する半導体装置及びその製
造方法に関する。

【従来の技術】

従来のバイポーラトランジスタは、特開昭５９−４０５
７１に記載の様に、多結晶層でベース電極を取り出し、
エミッタ領域とコレクタ領域とが単結晶層内に形成され
、寄生領域を小さく出来る構造になっていた。第２図（
ｂ）にその断面図を示す、従来例の特徴を以下に述べる
。このトランジスタは、基板１９にＰ型シリコンを用い
た構造であり、酸化膜１０の上面にＰ型多結晶シリコン
層よりなるベース引き出し電極１２が形成され、それが
ベース領域１３の側面に接続された構造をしている。ま
た、Ｎ型エミッタ領域１４は、ベース領域１３内に形成
され、エミッタ電極１５が表面に接続されている。コレ
クタ領域１８は、埋込層を介しコレクタ電極１７によっ
て外部にとり出されている。この構造のトランジスタで
は、真性ベース領域がシリコン基板内部に形成され、ま
た多結晶シリコンを介して電極が取り出されているため
、コレクタとベース間との寄生容量が少ないという利点
があった。

【発明が解決しようとする課題】

上記従来技術は、凸型のシリコン基板内のエミッタ領域
１４の周囲にベース引き出し電極１２が形成され、また
凸型のシリコン基板領域とベース引き出し電極１２との
位置合わせ距離ｄが存在している。これは第２図（ａ）
に示したトランジスタの平面図からも明らかである。こ
のため、互いに隣接したトランジスタでは、少なくとも
２ｄ＋α（αは、ベース引き出し電極１２間の距離）の
間隔でエミッタ領域が配置されることになる。従来技術
において、ｄはマスク合わせ精度に依存するため、極度
に小さくならず微細化に際し大きな欠点となっていた。 本発明の目的は、′隣接したトランジスタのエミッタの
間隔を小さくしてトランジスタ寸法の微細化を実現した
高密度の半導体装置及びその製造方法を提供することに
ある。 本発明の他の目的は、隣接したトランジスタ間隔を縮小
して配線領域を確保し、大電流を回路に流すことができ
、そのため高速動作が可能な半導体装置及びその製造方
法を提供することにある。

【課題を解決するための手段１ 上記目的は、（１）第一導電型の半導体基板中に設けら
れ、第二導電型を持つ第一領域の周囲に形成された低抵
抗の第二領域を有し、該第二領域と該第一領域は電気的
に接続され、該第一領域の端と該第二領域の端とは少な
くとも二面で均一な距離に形成されていることを特徴と
する半導体装置、（２）上記第一領域内に第三領域が形
成され、該第三領域の端と上記第二領域の端とは少なく
も二面で均一な距離に形成されていることを特徴とする
上記１記載の半導体装置、（３）上記第一領域はベース
領域を構成し、上記第二領域はベース引き出し電極を構
成することを特徴とする上記１記載の半導体装置、（４
）上記第三領域はエミッタを構成することを特徴とする
上記２記載の半導体装置、（５）第二導電型の第一の領
域を形成するための凸部を第一導電型の半導体基板上に
形成する工程、該凸部上を含む基板上に所望の厚みの多
結晶シリコン層を形成する工程、該凸部上部の該多結晶
シリコン層を除去する工程、除去された該多結晶シリコ
ン層の下部に残された該多結晶シリコン層の表面を酸化
し酸化物とする工程、該凸部の［囲の少なくとも２面に
おいて該酸化物をマスクとして、該多結晶シリコン層を
除去し、該多結晶シリコン層を所望のパターンにする工
程により、該第一領域の端と該第二領域の端とは少なく
とも二面で均一な距離に形成されたトランジスタを製造
することを特徴とする半導体装置の製造方法、（６）第
二導電型の第一の領域を形成するための凸部を第一導電
型の半導体基板上に形成する工程、該凸部上の所望の部
分をサイドエツチングする工程、該凸部上を含む基板上
に所望の厚みの多結晶シリコン層を形成する工程、該凸
部上部の該多結晶シリコン層を除去する工程、除去され
た該多結晶シリコン層の下部に残された該多結晶シリコ
ン層の表面を酸化し酸化物とし、サイドエツチングされ
た該所望の部分の側壁に達せしめる工程、該凸部の周囲
の少なくとも２面において該酸化物をマスクとして、該
多結晶シリコン層を除去し、該多結晶シリコン層を所望
のパターンにする工程、該第一の領域のなかに第三の領
域を形成するために該醸化物をマスクとしてイオン打ち
込みし、該第一領域の端と該第三領域の端とは少な（と
も二面で均一な距離に形成されたトランジスタを製造す
ることを特徴とする半導体装置の製造方法、（７）上記
第一の領域はベース領域を構成し、上記多結晶シリコン
層のパターンはベース引き出し電極である上記５又は６
記載の半導体装置の製造方法、（８）上記第三領域はエ
ミッタを構成することを特徴とする上記６記載の半導体
装置の製造方法により達成される。 【作用１ 本発明では、自己整合によりベース引き出し電極を形成
しているため、隣接したトランジスタ間隔を縮小でき、
高密度の半導体装置とすることができる。また、隣接し
たトランジスタ間隔を縮小できるので、配線領域を確保
し、大電流を回路に流すことができ、そのため高速動作
が可能な半導体装置とすることができる。 【実施例】 以下、本発明の第１の実施例を第１図を用いて説明する
。第１図は、ベース領域１３の周囲にベース引き出し電
極１２が形成され、エミッタ領域はエミッタ電極１５で
、ベース領域はベース電極１６で外部に取り出された構
造の１−ランジスタである。従来のトランジスタと大福
に改善された個所は、ベース領域１３とポリシリコンの
ベース弓き出し電極１２端部との距１１１ｄが異なる点
である。 すなわち、従来のトランジスタでは、第２図に示したよ
うに、ベース引き出し電極は写真蝕刻法を用いてベース
領域にマスク合わせによって形成していたため、位置合
わせ距離ｄがエミッタ周囲で異なっていた。第１図では
、エミッタ領域の上半分では距離ｄが全て同一となって
いる。しかも、ｄの値は、従来のトランジスタに比べ１
／３以上も小さな５００　ｎ、　ｍ程度となっている。 そのため、トランジスタの寸法が小さくなり、また均一
に電流が流れるため効率良い動作が可能となっている。 本発明のトランジスタの製造方法を第３図を用いて説明
する。なお、第３図では、第１図に示した平面図のＡ−
Ａ’断面で切断した構造の一部を示しである。第３図（
ａ）に示すように、Ｐ型シリコン基板１９上にＮ型層３
８を拡散しＮ型エピタキシャル層３８′をその上に堆積
する。次にこの基板を１０００℃ドライ酸素雰囲気中で
加熱し、酸化［３ａを５０ｎｍ形成する。次に、ＬＰＣ
ＶＤ法をもちいて７５０℃で窒化膜３ｂを１２０ｎｍ、
ｌＩ化膜３ｃを５００ｎｍその上に堆積する。 その後、通常の写真蝕刻法を用いて所定の位置を決め、
この３層膜及びシリコン基板を異方性ドライエツチング
を用いて加工する。 つぎに基板全部に酸化膜３ｅと窒化膜３ｄを堆積後、再
び異方性ドライエツチングを用いて側面のみこの窒化膜
３ｄを残しそれ以外を除去した後、スチーム雰囲気中で
４気圧に加圧し９００℃で５０分熱処理すると、４００
ｎｍＪｌの酸化膜３０が得られる（第３図（ｂ））。 側面の窒化膜３ｄを除去し、また側面の薄い酸化膜３ｅ
を除去した後、多結晶シリコン１１３ｆを堆積する。多
結晶シリコン膜３ｆにＰ型不純物であるボロンをイオン
打ち込みし、８００℃で熱処理した後ドライ酸素雰囲気
中で薄く酸化しその後１２０ｎｍの窒化膜３ｇを堆積す
ると第３図（ｃ）の構造が得られる。 凸型部分以外にホトレジスト膜を埋め込み凸型上面の窒
化膜３ｇ及び多結晶シリコン膜３ｆを除去し、酸化膜３
ｃの表面を露出させる６さらに。 この露出された酸化膜３ｃを除去した後、４気圧に加圧
したスチーム雰囲気中で９００℃で４０分熱処理すると
３００ｎｍの酸化膜３ｈが形成できる（第３図（ｄ））
。 窒化膜３ｇを１８０℃に加熱した熱りん酸中に３０分浸
して除去した後、多結晶シリコン３ｆをパターンニング
するホトレジスト膜を乗せて加工し、ベース引き出し電
極１２とする。このホトレジスト膜を乗せる個所は、第
３図（ｅ）に示したＡの部分のみである。Ｂの部分には
、ホトレジスト膜がない。この状態のまま異方性ドライ
エツチングでシリコン膜を加工し、薄く表面を酸化し、
窒化膜３ｂを除去し、基板全体を薄く酸化すると第３図
（ｅ゛）の形状が得られる。ホトレジスト膜が乗せられ
ていなかったＢの部分に多結晶シリコン膜が残っている
理由は、酸化膜３ｈがあったためその下の多結晶シリコ
ン膜３ｆはエツチングされなかったからである。また、
この残された多結晶シリコンｆｌｉｔ３ｆの幅Ｂは、酸
化膜３ｈの幅、すなわち多結晶シリコン膜３ｆの厚さ５
００ｎｍとほぼ同じである。このため、凸型のシリコン
基板領域の端と多結晶シリコン膜端の距離はマスク合わ
せ精度に関係なく多結晶シリコン膜３ｆの厚さで決まる
ことになる。その後、全面にＢをイオン打ち込みし、ベ
ース領域１３を形成する。 その後、基板表面を平坦にするため窒化膜３１、激化膜
３ｋを堆積する。酸化膜３ａを除去した後。 Ｎ型に添加された多結晶膜３ｋを凸型のシリコン基板上
面に堆積して窒素雰囲気中で９００℃で２０分加熱処理
し、ベース領域１３内にエミッタ領域１４を形成すると
第３図（ｆ）の形状が得られる。その後、エミッタ電極
１５、ベース電極１６を形成して第３図（ｇ）の様な高
性能な集積回路に用いるトランジスタ構造が得られた。 第４図は、本発明を応用した第２の実施例の断面図であ
る。第１の実施例と異なっている点は、自己整合技術で
形成された凸型領域側面のベース引き出し電極１２とな
る多結晶シリコン層を均一に残し、その層に別に加工さ
れた接続材料４２（多結晶シリコン層、そのシリサイド
膜又は配線材料）を接続しトランジスタの面積をさらに
小さくしたことである。本実施例では、第３図で説明し
たベース電極を加工するマスクが多少異なっている。第
３図ｅで示すＡ部分の多結晶シリコン膜はなく凸型領域
周辺全部にＢ部分が残った形状となっている。 第５図は、第２の実施例の平面図である。凸型領域の側
面のベース引き出し電極１２と接続材料４２とを別にし
た結果、接続材料で配線が可能となり、トランジスタの
面積が大幅に小さくなった。 さらに凸型領域の周辺に形成されているベース引き出し
電極１２である多結晶シリコン層の膜厚が全ての方向で
均一となっているため、凸型領域内部に形成されている
トランジスタのベース領域に流れる電流も均一となり、
効率良い動作が可能となる。また、接続材料４２とトラ
ンジスタ本体との距離が非常に薄いベース引き出し電極
１２である多結晶シリコンの厚さのみで決まっており、
また接続材料４２はベース引き出し電極１２のいがなる
個所からも取り出すことが可能であるためＬＳＩを構成
している基本回路の大きさを小さく製造出来るという大
きな利点もある。 第６図は、本発明のトランジスタの第３の実施例である
。本実施例は、隣合ったトランジスタとの間を深い溝で
分離した微細化トランジスタに本発明を応用した結果を
示した。本実施例では、ベース領域１３内にエミッタ領
域１４が形成され、ベース領域１３はベース引き出し電
極１２によって取り出されている。また、コレクタ領域
１８は深い溝内に堆積された低抵抗材料層（例えば多結
晶シリコン、シリサイド）６１によって外に取り出され
ている。多層配線を歩留まり良く高信頼で製造するため
ＬＳＩ表面の平坦化対策として酸化膜６ｏが素子表面に
形成されている。 第７図は、第６図で述べた実施例の平面パターンを示し
たものであり、第６図に示した構造が左右岬こ２個並ん
でいる。エミッタ領域１４はエミッタ電極１５によって
取り出され、ベース及びコレクタ領域は低抵抗材料層７
２及び６１によってそれぞれ自己整合により作られたベ
ース引き出し電極１２及び低抵抗材料層６１ａを経由し
て取り出されている。低抵抗材料層７２及び６１は第７
図にも示しであるように配線層として用いることが可能
であり隣合ったトランジスタどうしを接続することが出
来る。第７図の例は近接したトランジスタのコレクタ及
びベースどうしを接続させたカレントミラー回路の一部
を示したものである。この様にレイアウトを行うことに
より基本回路の面積を小さく出来る。 第８図は本発明を用いて設計したＥＣＬ（エミッタ結合
型論理）回路の電流スイッチ回路部分の平面パターンを
従来例と比較して示したものである。従来例は第８図（
ａ）であり、Ｃ，Ｂ、Ｅはそれぞれコレクタ、ベース、
エミッタ上に形成されているコンタクト穴を示している
。なお、１２は多結晶シリコン層のベース取り出し電極
である。 トランジスタＱｌ、Ｑ２はスイッチングトランジスタ、
またトランジスタＱ３は電流源トランジスタである。現
在通常に用いられている加工寸法０．８μｍ技術で本回
路を製造すると縦及び横方向の寸法り、Ｗは、おおよそ
２４μｍ及び１０μｍとなっている。これに対し、本発
明を応用した場合は第８図（ｂ）に示したように多結晶
シリコン層のベース取り出し電極１２が著しく小さくな
るため、同一加工寸法で製造しても縦及び横方向の寸法
り、Ｗはそれぞれ１４μｍ及び８μｍとなる。そのため
全面積は、本発明を応用した場合の方が半分以下にまで
縮小化された。 第９図は、本発明のトランジスタの第４の実施例である
。本実施例は横型トランジスタに本発明を応用した例で
、第９図（ａ）は平面図、第９図（ｂ）は同図（ａ）の
ａ−８７部分の断面図である。本構造は、第３図（ｅ）
（ｆ）でベース領域１３、エミッタ領域１４を形成しな
いプロセス工程で作られている。前記実施例では凸型単
結晶領域の周囲に多結晶シリコン層が形成されていたが
、本実施例では多結晶シリコン層が左右に分離された構
造となっている。互いに分離された多結晶シリコン層Ｌ
２ａ、１２ｂはそれぞれエミッタ領域１４、及びコレク
タ領域１８に電流を流す電極となっている。また凸型単
結晶領域は本トランジスタのベース領域１３となってい
る。第９図（、）より明らかなように、凸型単結晶領域
の長さしよりもコレクタ及びベース電極の長さＱが小さ
くなるため、多結晶シリコン層１２ａ、１２ｂを配線領
域として使用する場合、従来に比べ占有面積が減少し、
高密度化が可能であった。 （発明の効果］ 以上、述べたように本発明によればベース取り出し電極
を著しく小さくすることが可能となったためＬＳＩの集
積度を大幅に向上でき、高集積度で高機能のＬＳＩを製
造する点で大きな効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のトランジスタの平面パ
ターン図、第２図は従来のバイポーラトランジスタの平
面パターン図及び断面図、第３図は本発明のトランジス
タの第１の実施例の製造プロセスを示す工程図、第４＠
及び第５図は本発明の第２の実施例のトランジスタの断
面図及び平面パターン図、第６図は本発明による第３の
実施例のトランジスタの断面図、第７図はその平面パタ
ーン図、−８図は従来のトランジスタを用いたときの基
本回路のパターン図及び本発明のトランジスタを用いた
ときの基本回路のパターン図、第９図は本発明の第４の
実施例のトランジスタの平面パターン図及び断面図であ
る。 ３ａ、３ｃ、３ｅ、３ｈ、３ｊ、１０．１１．６０・・
・酸化膜 ｂ、３ｄ、３ｇ、３１・・・窒化膜 ｆ・・・多結晶シリコン膜 ｋ・・・多結晶膜 ２・・・ベース引き出し電極 ２ａ、１２ｂ・・・多結晶シリコン層 ３・・・ベース領域　　　１４・・・エミッタ領域５・
・・エミッタ電極　　１６・・・ベース電極７・・・コ
レクタ電極　　１８・・・コレクタ領域９・・・基板　
　　　　　３８・・・Ｎ型層８′・・・Ｎ型エピタキシ
ャル層 ２・・・接続材料 １．７２・・・低抵抗材料層

Claims (1)

1. 【特許請求の範囲】 １、第一導電型の半導体基板中に設けられ、第二導電型
   を持つ第一領域の周囲に形成された低抵抗の第二領域を
   有し、該第二領域と該第一領域は電気的に接続され、該
   第一領域の端と該第二領域の端とは少なくとも二面で均
   一な距離に形成されていることを特徴とする半導体装置
   。 ２、上記第一領域内に第三領域が形成され、該第三領域
   の端と上記第二領域の端とは少なくも二面で均一な距離
   に形成されていることを特徴とする請求項１記載の半導
   体装置。 ３、上記第一領域はベース領域を構成し、上記第二領域
   はベース引き出し電極を構成することを特徴とする請求
   項１記載の半導体装置。 ４、上記第三領域はエミッタを構成することを特徴とす
   る請求項２記載の半導体装置。 ５、第二導電型の第一の領域を形成するための凸部を第
   一導電型の半導体基板上に形成する工程、該凸部上を含
   む基板上に所望の厚みの多結晶シリコン層を形成する工
   程、該凸部上部の該多結晶シリコン層を除去する工程、
   除去された該多結晶シリコン層の下部に残された該多結
   晶シリコン層の表面を酸化し酸化物とする工程、該凸部
   の周囲の少なくとも２面において該酸化物をマスクとし
   て、該多結晶シリコン層を除去し、該多結晶シリコン層
   を所望のパターンにする工程により、該第一領域の端と
   該第二領域の端とは少なくとも二面で均一な距離に形成
   されたトランジスタを製造することを特徴とする半導体
   装置の製造方法。 ６、第二導電型の第一の領域を形成するための凸部を第
   一導電型の半導体基板上に形成する工程、該凸部上の所
   望の部分をサイドエッチングする工程、該凸部上を含む
   基板上に所望の厚みの多結晶シリコン層を形成する工程
   、該凸部上部の該多結晶シリコン層を除去する工程、除
   去された該多結晶シリコン層の下部に残された該多結晶
   シリコン層の表面を酸化し酸化物とし、サイドエッチン
   グされた該所望の部分の側壁に達せしめる工程、該凸部
   の周囲の少なくとも２面において該酸化物をマスクとし
   て、該多結晶シリコン層を除去し、該多結晶シリコン層
   を所望のパターンにする工程、該第一の領域のなかに第
   三の領域を形成するために該酸化物をマスクとしてイオ
   ン打ち込みし、該第一領域の端と該第三領域の端とは少
   なくとも二面で均一な距離に形成されたトランジスタを
   製造することを特徴とする半導体装置の製造方法。 ７、上記第一の領域はベース領域を構成し、上記多結晶
   シリコン層のパターンはベース引き出し電極である請求
   項５又は６記載の半導体装置の製造方法。 ８、上記第三領域はエミッタを構成することを特徴とす
   る請求項６記載の半導体装置の製造方法。