JPH03225460A - 複合計算機システム - Google Patents
複合計算機システムInfo
- Publication number
- JPH03225460A JPH03225460A JP2129490A JP2129490A JPH03225460A JP H03225460 A JPH03225460 A JP H03225460A JP 2129490 A JP2129490 A JP 2129490A JP 2129490 A JP2129490 A JP 2129490A JP H03225460 A JPH03225460 A JP H03225460A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- address
- bus
- memory
- shared memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 title description 4
- 238000006243 chemical reaction Methods 0.000 claims abstract description 5
- 150000001875 compounds Chemical class 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000013519 translation Methods 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複合計算機システムに関するものであり、特に
メモリ共有装置に関するものである。
メモリ共有装置に関するものである。
近年計算機を複数台結合しコストパーフォーマンスのす
ぐれた計算機システムを開発する研究が各所で行なわれ
、その成果が大いに期待されている。計算機複合システ
ムにおいては、計算機間の結合形態、タスクのスケジュ
ーリングの問題もさることながら、メモリ、入出力機器
等をいかに有効に使用するかと言う課題も又重要なポイ
ントである。共通バスによる計算機複合システムのメリ
ットは付属するハードウェアコストが比較的少く、又シ
ステムの拡張性に富んでいる事が挙げられよう。特に複
合プロセッサシステムにおけるメモリ共有はプロセッサ
間の同期処理、排他処理、データの共有等システム全体
の処理能力、信頼性を大きく左右するきわめて重要な課
題である。ここで問題となるのは複数のプロセッサから
同時に１つの共有メモリを使用する場合、他のプロセッ
サのアドレス空間との競合をさけ効率のよいメモリのア
ロケーションが必要となる。
ぐれた計算機システムを開発する研究が各所で行なわれ
、その成果が大いに期待されている。計算機複合システ
ムにおいては、計算機間の結合形態、タスクのスケジュ
ーリングの問題もさることながら、メモリ、入出力機器
等をいかに有効に使用するかと言う課題も又重要なポイ
ントである。共通バスによる計算機複合システムのメリ
ットは付属するハードウェアコストが比較的少く、又シ
ステムの拡張性に富んでいる事が挙げられよう。特に複
合プロセッサシステムにおけるメモリ共有はプロセッサ
間の同期処理、排他処理、データの共有等システム全体
の処理能力、信頼性を大きく左右するきわめて重要な課
題である。ここで問題となるのは複数のプロセッサから
同時に１つの共有メモリを使用する場合、他のプロセッ
サのアドレス空間との競合をさけ効率のよいメモリのア
ロケーションが必要となる。
従来この種の方法としては共通バス上に複数の７０セツ
サの各々に対応するアドレス変換テーブルを持つか、又
、共通のアドレス変換テーブルを持ち各々のプロセッサ
のソフトウェアあるいはシステム全体を管理するオペレ
ーティングシステムでメモリ管理を行なうのが一般的で
あった。これらの方法によればプロセッサ各々のソフト
ウェア又はオペレーティングシステムに負担がかかりシ
ステム全体のスループットが低下する欠点を有していた
。
サの各々に対応するアドレス変換テーブルを持つか、又
、共通のアドレス変換テーブルを持ち各々のプロセッサ
のソフトウェアあるいはシステム全体を管理するオペレ
ーティングシステムでメモリ管理を行なうのが一般的で
あった。これらの方法によればプロセッサ各々のソフト
ウェア又はオペレーティングシステムに負担がかかりシ
ステム全体のスループットが低下する欠点を有していた
。
本発明の目的は、上記種々の欠点に鑑みてなされたもの
で共通バス結合方式による計算機複合システムの有効性
を充分生かし、従来のソフトウェアがそのまま使用でき
かつオペレーティングシステムに全く負担をかけない比
較的簡素なハードウェアで実現できる複合計算機システ
ムを提供するものである。
で共通バス結合方式による計算機複合システムの有効性
を充分生かし、従来のソフトウェアがそのまま使用でき
かつオペレーティングシステムに全く負担をかけない比
較的簡素なハードウェアで実現できる複合計算機システ
ムを提供するものである。
本発明は複数台のプロセッサと該プロセッサからアクセ
スできる共有メモリとを各々並列に共通バスを介して接
続し、前記共通バスには前記プロセッサに前記プロセッ
サの前記共有メモリのアドレス空間へのメモリアクセス
する際に前記共有バスの使用権を与えるバス制御部が付
加させる複合計算機システムにおいて、前記バス制御部
に前記プロセッサの固有のネームとメモリアドレスから
なる論理アドレスを前記共有メモリの物理アドレスに変
換する変換テーブルを付加したことを特徴とする。
スできる共有メモリとを各々並列に共通バスを介して接
続し、前記共通バスには前記プロセッサに前記プロセッ
サの前記共有メモリのアドレス空間へのメモリアクセス
する際に前記共有バスの使用権を与えるバス制御部が付
加させる複合計算機システムにおいて、前記バス制御部
に前記プロセッサの固有のネームとメモリアドレスから
なる論理アドレスを前記共有メモリの物理アドレスに変
換する変換テーブルを付加したことを特徴とする。
以下図面により本発明の複合計算機システムを説明する
。
。
第１図は本発明の複合計算機システムの一実施例を示す
ブロック図である。複数台のプロセッサ （Ｐｒ〜Ｐｎ
）と共有メモリ（ＣＭ）はバス制御部（ＢＣ）が付加さ
れた共通バス（ＣＢ）に各々並列に接続される。プロセ
ッサのメモリを使用するタイミングは非同期式に行なわ
れるもので、プロセッサはバス使用要求信号をバス制御
部ＢＣに転送しバス制御部ＢＣからバス使用許可信号を
うけて共通バスＣＢに各プロセッサのメモリアクセスタ
イミングで共通メモリＣＭにアクセスするものである。
ブロック図である。複数台のプロセッサ （Ｐｒ〜Ｐｎ
）と共有メモリ（ＣＭ）はバス制御部（ＢＣ）が付加さ
れた共通バス（ＣＢ）に各々並列に接続される。プロセ
ッサのメモリを使用するタイミングは非同期式に行なわ
れるもので、プロセッサはバス使用要求信号をバス制御
部ＢＣに転送しバス制御部ＢＣからバス使用許可信号を
うけて共通バスＣＢに各プロセッサのメモリアクセスタ
イミングで共通メモリＣＭにアクセスするものである。
このようにバス制御部ＢＣはプロセッサに各プロセッサ
の１メモリアクセスの毎に共通バスＣＢの使用権を与え
てやると同時に後述するようにプロセッサから出力され
るプロセッサ個有のネームとアドレスを共有メモ９０Ｍ
上のアドレスに変換するアドレス変換機能を有するもの
である。
の１メモリアクセスの毎に共通バスＣＢの使用権を与え
てやると同時に後述するようにプロセッサから出力され
るプロセッサ個有のネームとアドレスを共有メモ９０Ｍ
上のアドレスに変換するアドレス変換機能を有するもの
である。
第２図はバス制御部ＢＣの一構成例を示すブロック図で
ある。バス制御部ＢＣは共通バスＣＢ上に流れる各々の
プロセッサからの共有メモリアクセス命令をデコードし
先にメモリアクセス命令を出力したプロセッサに対し共
通バスＣＢの使用権を与えるバス調停器ＢＡとプロセッ
サ個有のネームＰＮとプロセッサから出力されるメモリ
アドレス、いわゆる、論理アドレスＬＡを共有メモ９０
Ｍ上のアドレス、いわゆる、物理アドレスＰＡに変換す
るアドレス変換テーブルＡＴより構成される。
ある。バス制御部ＢＣは共通バスＣＢ上に流れる各々の
プロセッサからの共有メモリアクセス命令をデコードし
先にメモリアクセス命令を出力したプロセッサに対し共
通バスＣＢの使用権を与えるバス調停器ＢＡとプロセッ
サ個有のネームＰＮとプロセッサから出力されるメモリ
アドレス、いわゆる、論理アドレスＬＡを共有メモ９０
Ｍ上のアドレス、いわゆる、物理アドレスＰＡに変換す
るアドレス変換テーブルＡＴより構成される。
第３図はアドレス変換テーブルの概念を示す図である。
共有メモリＣＭのアドレスは物理アドレスＰＡ、プロセ
ッサネームＰＮとプロセッサから出力されるメモリアド
レス（論理アドレス）ＬＡより構成される。
ッサネームＰＮとプロセッサから出力されるメモリアド
レス（論理アドレス）ＬＡより構成される。
次に第１図、第２図を参照しながら本発明による動作を
説明する。説明を簡単にするため２台のプロセッサＰ、
、Ｐ２が共有メモリＣＭを使用する場合を例にとって説
明する。プロセッサＰ１の共有メモリＣＭへの入出力命
令をＩＮ、、０ＵＴ１、又、プロセッサＰ２の共有メモ
リへの入出力命令をＩ Ｎ ２ 、 ＯＵ Ｔ ２とす
る。今、プロセッサＰ１が共有メモリＣＭに対しアドレ
ス０００１番とＯＵＴ命令を出力する例を説明する。ま
ずプロセッサ１は共通バスＣＢの使用権を獲得するため
バス制御部ＢＣに対しバス要求信号を送信する。
説明する。説明を簡単にするため２台のプロセッサＰ、
、Ｐ２が共有メモリＣＭを使用する場合を例にとって説
明する。プロセッサＰ１の共有メモリＣＭへの入出力命
令をＩＮ、、０ＵＴ１、又、プロセッサＰ２の共有メモ
リへの入出力命令をＩ Ｎ ２ 、 ＯＵ Ｔ ２とす
る。今、プロセッサＰ１が共有メモリＣＭに対しアドレ
ス０００１番とＯＵＴ命令を出力する例を説明する。ま
ずプロセッサ１は共通バスＣＢの使用権を獲得するため
バス制御部ＢＣに対しバス要求信号を送信する。
バス要求信号はあらかじめ設定しておく特定のＯＵＴ命
令で行なう。共通バスＣＢの使用許可信号がバス制御部
ＢＣのバス調停器ＢＡから返されるとプロセッサＰ１は
、共通バスＣＢ上にプロセッサＰ１の固有ネームＰＮＩ
、アドレス０００１゜ＯＵＴ命令及びデータを出力する
。バス制御部ＢＣではプロセッサＰ１の固有ネームＰＮ
Ｉとアドレス０００１をアドレス変換器ＡＴにセットし
、共有メモリＣＭ上の物理アドレス１０００１に変換す
る。変換された物理アドレス１０００１とＯＵＴ命令に
よりデータは共有メモリＣＭ上の１０００１番地に書き
込まれる。
令で行なう。共通バスＣＢの使用許可信号がバス制御部
ＢＣのバス調停器ＢＡから返されるとプロセッサＰ１は
、共通バスＣＢ上にプロセッサＰ１の固有ネームＰＮＩ
、アドレス０００１゜ＯＵＴ命令及びデータを出力する
。バス制御部ＢＣではプロセッサＰ１の固有ネームＰＮ
Ｉとアドレス０００１をアドレス変換器ＡＴにセットし
、共有メモリＣＭ上の物理アドレス１０００１に変換す
る。変換された物理アドレス１０００１とＯＵＴ命令に
よりデータは共有メモリＣＭ上の１０００１番地に書き
込まれる。
次に続いてプロセッサＰ２がプロセッサＰ１と同様共通
メモリＣＭに対しアドレス０００１番でＯＵＴ命令を出
力する例を説明する。プロセッサ２は共通バスＣＢの使
用権を獲得するためバス制御部ＢＣにバス要求信号を送
信し、前述のようにして共通バスＣＢの使用許可を得る
。次にプロセッサＰ２は、共通バスＣＢ上にプロセッサ
２の固有のネームＰＮ２．アドレス０００１．ＯＵＴ命
令及びデータを出力する。バス制御部ＢＣではプロセッ
サ固有のネームＰＮ２とアドレス０００１をアドレス変
換テーブルＡＴにセットし共有メモリＣＭ上の物理アド
レス２０００１に変ｍする。
メモリＣＭに対しアドレス０００１番でＯＵＴ命令を出
力する例を説明する。プロセッサ２は共通バスＣＢの使
用権を獲得するためバス制御部ＢＣにバス要求信号を送
信し、前述のようにして共通バスＣＢの使用許可を得る
。次にプロセッサＰ２は、共通バスＣＢ上にプロセッサ
２の固有のネームＰＮ２．アドレス０００１．ＯＵＴ命
令及びデータを出力する。バス制御部ＢＣではプロセッ
サ固有のネームＰＮ２とアドレス０００１をアドレス変
換テーブルＡＴにセットし共有メモリＣＭ上の物理アド
レス２０００１に変ｍする。
変換された物理アドレス２０００１とＯＵＴ命令により
共有メモリＣＭ上の２０００１番地にデータが書き込ま
れる。このようにプロセッサＰｌとプロセッサＰ２の同
一の論理アドレスは共有メモリＣＭ上の各々の別々のア
ドレスに展開される。
共有メモリＣＭ上の２０００１番地にデータが書き込ま
れる。このようにプロセッサＰｌとプロセッサＰ２の同
一の論理アドレスは共有メモリＣＭ上の各々の別々のア
ドレスに展開される。
次にプロセッサＰ１が共通メモリＣＭに対し論理アドレ
ス０００１番地に対するＩＮ命令を実行した例を示す。
ス０００１番地に対するＩＮ命令を実行した例を示す。
前述と同様にまずバス制御部ＢＣに対し共通バスＣＢの
使用許可を得てから共通バスＣＢ上にプロセッサＰｌの
固有のネームＰＮＩと論理アドレス０００１番及びＩＮ
命令を出力する。バス制御部ＢＣのアドレス変換器ＡＴ
ではプロセッサ固有のネームＰＮＩと論理アドレス００
０１により物理アドレス１０００１に変換し共通メモリ
ＣＭ上の１０００１番地よりデータを入力する。
使用許可を得てから共通バスＣＢ上にプロセッサＰｌの
固有のネームＰＮＩと論理アドレス０００１番及びＩＮ
命令を出力する。バス制御部ＢＣのアドレス変換器ＡＴ
ではプロセッサ固有のネームＰＮＩと論理アドレス００
０１により物理アドレス１０００１に変換し共通メモリ
ＣＭ上の１０００１番地よりデータを入力する。
以上プロセッサＰｌ及びＰ２の２台によるメモリ共有装
置の動作を説明したが、プロセッサＮ台についても全く
同様である。
置の動作を説明したが、プロセッサＮ台についても全く
同様である。
以上説明したように本発明の複合計算機システムは、共
通バス結合方式の有効性を充分生かし簡単なハードウェ
アにより構成されるもので実用に供してきわめて有効で
ある。
通バス結合方式の有効性を充分生かし簡単なハードウェ
アにより構成されるもので実用に供してきわめて有効で
ある。
第１図は本発明による複合計算機システムの一実施例を
示すブロック図、第２図は本発明の一部を構成するバス
制御部の一例を示すプロ・ンク図、第３図はバス制御部
に含まれるアドレス変換テーブルの説明図である。 図において、Ｐ１〜Ｐｆｉはプロセッサ、ＣＭは共有メ
モリ、ＢＣはバス制御部、ＣＢは共通バス、ＢＡはバス
調停器、ＡＴはアドレス変換器、ＰＮはプロセッサネー
ム、ＬＡは論理アドレス、ＰＡは物理アドレスである。
示すブロック図、第２図は本発明の一部を構成するバス
制御部の一例を示すプロ・ンク図、第３図はバス制御部
に含まれるアドレス変換テーブルの説明図である。 図において、Ｐ１〜Ｐｆｉはプロセッサ、ＣＭは共有メ
モリ、ＢＣはバス制御部、ＣＢは共通バス、ＢＡはバス
調停器、ＡＴはアドレス変換器、ＰＮはプロセッサネー
ム、ＬＡは論理アドレス、ＰＡは物理アドレスである。
Claims (1)
- 複数台のプロセッサと該プロセッサからアクセスできる
共有メモリとを各々並列に共通バスを介して接続し、前
記共通バスには前記プロセッサに前記プロセッサの前記
共有メモリのアドレス空間へのメモリアクセスする際に
前記共有バスの使用権を与えるバス制御部が付加させる
複合計算機システムにおいて、前記バス制御部に前記プ
ロセッサの固有のネームとメモリアドレスからなる論理
アドレスを前記共有メモリの物理アドレスに変換する変
換テーブルを付加したことを特徴とする複合計算機シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129490A JPH03225460A (ja) | 1990-01-30 | 1990-01-30 | 複合計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129490A JPH03225460A (ja) | 1990-01-30 | 1990-01-30 | 複合計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225460A true JPH03225460A (ja) | 1991-10-04 |
Family
ID=12051126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129490A Pending JPH03225460A (ja) | 1990-01-30 | 1990-01-30 | 複合計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225460A (ja) |
-
1990
- 1990-01-30 JP JP2129490A patent/JPH03225460A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58140862A (ja) | 相互排他方式 | |
| JPH01246656A (ja) | プロセッサ間共有メモリ管理方式 | |
| JPH0354660A (ja) | マルチプロセッサシステムにおける共有メモリ管理方式 | |
| JPH0479026B2 (ja) | ||
| JPH01241663A (ja) | 複合計算機システム | |
| JPS6224355A (ja) | バッファ管理方法 | |
| JPH03232052A (ja) | 共有データの排他アクセス方式 | |
| JPH04141757A (ja) | バス制御方式 | |
| JPS5840216B2 (ja) | テストアンドセツト方式 | |
| JPH0654488B2 (ja) | プロセツサ | |
| JPH022449A (ja) | 情報処理装置 | |
| JPS62111337A (ja) | メモリ制御回路 | |
| JPH03125251A (ja) | データマルチ処理システム及びそのバス選択方法 | |
| JPS603027A (ja) | コンピユ−タ処理システムにおける資源管理方式 | |
| JPS6345669A (ja) | マルチプロセツサシステム | |
| JPS63201760A (ja) | テストアンドセツト方式 | |
| JPS60178572A (ja) | マルチプロセツサ装置 | |
| JPS62127962A (ja) | マイクロコンピユ−タ | |
| JPH04163657A (ja) | データ転送制御方式 | |
| JPS63316153A (ja) | 同期式バス制御装置 | |
| JPS60564A (ja) | メモリアクセス競合制御方式 | |
| JPH01142961A (ja) | Ｄｍａ制御回路 | |
| JPWO2002101565A1 (ja) | 情報処理システム、マルチプロセッサ・システム及びバス・アービトレーション装置 | |
| JPH09198355A (ja) | プロセッサシステム | |
| JPH0196746A (ja) | キヤツシユ装置 |