JPH03228335A - 半導体装置および製造方法 - Google Patents
半導体装置および製造方法Info
- Publication number
- JPH03228335A JPH03228335A JP2022000A JP2200090A JPH03228335A JP H03228335 A JPH03228335 A JP H03228335A JP 2022000 A JP2022000 A JP 2022000A JP 2200090 A JP2200090 A JP 2200090A JP H03228335 A JPH03228335 A JP H03228335A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline silicon
- electrode
- emitter
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【産業上の利用分野１
本発明は半導体基板上に形成した縦型バイポーラトラン
ジスタに係り、特にこのトランジスタの寄生外部抵抗を
低減するのに好敵な半導体装置および製造方法に関する
。
ジスタに係り、特にこのトランジスタの寄生外部抵抗を
低減するのに好敵な半導体装置および製造方法に関する
。
【従来の技術］
例えば５ＩＣＯ８（特開昭６Ｏ−２３５４６０）などの
自己整合バイポーラトランジスタでは、ベース電極やエ
ミッタ電極を多結晶シリコンで引き出しており、金属電
極と比べてこの多結晶シリコン膜の比抵抗が高く、寄生
外部抵抗が高いという欠点を有していた。
自己整合バイポーラトランジスタでは、ベース電極やエ
ミッタ電極を多結晶シリコンで引き出しており、金属電
極と比べてこの多結晶シリコン膜の比抵抗が高く、寄生
外部抵抗が高いという欠点を有していた。
［発明が解決しようとする課題］
上記の理由から、このトランジスタを用いた論理ゲート
の高速化が困難となる問題や、トランジスタの微細化に
伴う寄生抵抗の増加等の問題があった・ 本発明の目的は、バイポーラトランジスタにおける多結
晶シリコン電極の比抵抗を減少し、電極の寄生抵抗を低
減することにある。
の高速化が困難となる問題や、トランジスタの微細化に
伴う寄生抵抗の増加等の問題があった・ 本発明の目的は、バイポーラトランジスタにおける多結
晶シリコン電極の比抵抗を減少し、電極の寄生抵抗を低
減することにある。
（課題を解決するための手段１
上記目的は、縦型バイポーラトランジスタにおける多結
晶シリコン電極の粒径を大きくして移動度を向上し、こ
の多結晶シリコン膜の比抵抗を減少することにより達成
される。
晶シリコン電極の粒径を大きくして移動度を向上し、こ
の多結晶シリコン膜の比抵抗を減少することにより達成
される。
【作用１
本発明は第１図（ｃ）に示すごときバイポーラトランジ
スタの断面構造図において、ベースの引出電極となって
いる多結晶シリコン膜５と、エミッタの引出電極となっ
ている多結晶シリコン膜１０の粒径が１μｍ以上である
ようにした。このように粒径を大きくすることにより、
移動度を高めることができ、第４図の多結晶シリコン膜
の粒径と比抵抗の関係曲線のように、これらの電極の比
抵抗を従来の粒径が０．１μｍ以下の多結晶シリコンを
用いた電極に比へてｔ分以下とすることができる。これ
によって寄生ベース抵抗並びに寄生エミッタ抵抗を低下
させ、このトランジスタを用いた回路の高速化や、電流
を流したときの寄生抵抗による電極での電位降下の低減
が可能となる。
スタの断面構造図において、ベースの引出電極となって
いる多結晶シリコン膜５と、エミッタの引出電極となっ
ている多結晶シリコン膜１０の粒径が１μｍ以上である
ようにした。このように粒径を大きくすることにより、
移動度を高めることができ、第４図の多結晶シリコン膜
の粒径と比抵抗の関係曲線のように、これらの電極の比
抵抗を従来の粒径が０．１μｍ以下の多結晶シリコンを
用いた電極に比へてｔ分以下とすることができる。これ
によって寄生ベース抵抗並びに寄生エミッタ抵抗を低下
させ、このトランジスタを用いた回路の高速化や、電流
を流したときの寄生抵抗による電極での電位降下の低減
が可能となる。
【実施例１
以下本発明の第１の実施例を、第１図の製造工程断面図
と第３図の回路図により説明する。
と第３図の回路図により説明する。
まずＰ型シリコン基板１にコレクタとなるｎ型不純物拡
散層２を設け、トランジスタ形成領域２１とコレクタ引
き上げ領域２２以外の領域を酸化し、トランジスタ形成
領域２１の側壁に、例えばジシランソースを用いて５５
０℃以下の温度で厚みが約０．５μｍの非晶質シリコン
層４を堆積した（第１図（ａ））。
散層２を設け、トランジスタ形成領域２１とコレクタ引
き上げ領域２２以外の領域を酸化し、トランジスタ形成
領域２１の側壁に、例えばジシランソースを用いて５５
０℃以下の温度で厚みが約０．５μｍの非晶質シリコン
層４を堆積した（第１図（ａ））。
次に上記非晶質シリコン層４にＰ型不純物原子を約１０
”／ｃｄ注入し、この層の表面を例えば９００℃以上の
温度で酸化した。さらにベース拡散層７を形成した後、
上記と同様の方法で厚みが例えば０．２μｍ以下の非晶
質シリコン層９を堆積し、この層に注入した濃度が約１
０”／ｄのｎ型不純物原子をシリコン基板内に例えば９
００℃以上の温度で拡散することにより、エミッタ拡散
層８を形成した。堆積した非晶質シリコン層４ならびに
９は、これらの９００′Ｃ以トの熱処理工程により、粒
径が２μｍ以上の多結晶シリコンベース電極５ならびに
エミッタ電極１０（第１図（Ｃ））に成長し、そのシー
ト抵抗がそれぞれ５０Ω、１００Ω以下、比抵抗に換算
して３ｍΩ口以下の低抵抗電極となった（第１図（ｂ）
）。ここで粒径とは、多結晶シリコン粒の最長辺の寸法
である。
”／ｃｄ注入し、この層の表面を例えば９００℃以上の
温度で酸化した。さらにベース拡散層７を形成した後、
上記と同様の方法で厚みが例えば０．２μｍ以下の非晶
質シリコン層９を堆積し、この層に注入した濃度が約１
０”／ｄのｎ型不純物原子をシリコン基板内に例えば９
００℃以上の温度で拡散することにより、エミッタ拡散
層８を形成した。堆積した非晶質シリコン層４ならびに
９は、これらの９００′Ｃ以トの熱処理工程により、粒
径が２μｍ以上の多結晶シリコンベース電極５ならびに
エミッタ電極１０（第１図（Ｃ））に成長し、そのシー
ト抵抗がそれぞれ５０Ω、１００Ω以下、比抵抗に換算
して３ｍΩ口以下の低抵抗電極となった（第１図（ｂ）
）。ここで粒径とは、多結晶シリコン粒の最長辺の寸法
である。
最後に保護膜１１を堆積し、ベース、エミッタ５コレク
タの金属電極１２．１３．１４を形成してトランジスタ
を完成した（第１図（Ｃ））。
タの金属電極１２．１３．１４を形成してトランジスタ
を完成した（第１図（Ｃ））。
このトランジスタを例えば第３図に示したエミッタ結合
型論理ゲート（ＥＣＬゲート）に用いて、ゲート遅延時
間を測定した結果、第４図に示すように従来の粒径が０
．１μｍ以下の多結晶シリコン電極を用いたトランジス
タに比べ、電極の比抵抗が半分以下に減少し、ゲート遅
延時間が約３０％向上した。
型論理ゲート（ＥＣＬゲート）に用いて、ゲート遅延時
間を測定した結果、第４図に示すように従来の粒径が０
．１μｍ以下の多結晶シリコン電極を用いたトランジス
タに比べ、電極の比抵抗が半分以下に減少し、ゲート遅
延時間が約３０％向上した。
本実施例では、エミッタとベース電極のいずれにも本発
明を実施したが、どちらか一方でも本発明の効果を得る
ことができる７ 本発明の第２の実施例を、第２図の製造工程断面図と第
３図の回路図により説明する。本実施例は、本発明をコ
レクタ電極の引出しにも応用したものである。
明を実施したが、どちらか一方でも本発明の効果を得る
ことができる７ 本発明の第２の実施例を、第２図の製造工程断面図と第
３図の回路図により説明する。本実施例は、本発明をコ
レクタ電極の引出しにも応用したものである。
まずｐ型シリコン基板１にコレクタとなるｎ型不純物拡
散層２を設け、トランジスタ形成領域２１の周辺のシリ
コン基板１内に１例えば幅が約１μｍで深さが約１μｍ
の溝２０を堀り、トランジスタ形成領域２１以外の領域
とこの溝２０内の表面を約０．２μｍの厚さで酸化し、
ｎ型不純物を注入しながら非晶質シリコン１６を溝２０
に埋め込んだ。この後ｎ型不純物拡散層２と非晶質シリ
コン１６が接続できるように、ｎ型不純物拡散層２の横
の酸化膜を選択的に除去し再度非晶質シリコン１６′を
埋めた（第２図（ａ））。
散層２を設け、トランジスタ形成領域２１の周辺のシリ
コン基板１内に１例えば幅が約１μｍで深さが約１μｍ
の溝２０を堀り、トランジスタ形成領域２１以外の領域
とこの溝２０内の表面を約０．２μｍの厚さで酸化し、
ｎ型不純物を注入しながら非晶質シリコン１６を溝２０
に埋め込んだ。この後ｎ型不純物拡散層２と非晶質シリ
コン１６が接続できるように、ｎ型不純物拡散層２の横
の酸化膜を選択的に除去し再度非晶質シリコン１６′を
埋めた（第２図（ａ））。
次に非晶質シリコン１６．１６′の表面を酸化し、さら
に酸化膜１９を堆積し、トランジスタ形成領域２１の側
壁の酸化膜を除去した（第２図（ｂ））。
に酸化膜１９を堆積し、トランジスタ形成領域２１の側
壁の酸化膜を除去した（第２図（ｂ））。
次に第１の実施例と同様にベース電極となる非晶質シリ
コン層を堆積し、第１図（ｂ）以降と同様の製造工程を
経てトランジスタを完成した（第２図（Ｃ））。
コン層を堆積し、第１図（ｂ）以降と同様の製造工程を
経てトランジスタを完成した（第２図（Ｃ））。
本実施例でも非晶質シリコン１６．１６′が９００°Ｃ
以上の熱処理工程を経て、粒径が２μｍ以十の多結晶シ
リコンコレクタ電極１７に成長し、そのシート抵抗が２
５Ω以下の低抵抗電極となった。このトランジスタは、
従来の粒径が０．１μｍ以下の多結晶シリコンをコレク
タ電極に用いたトランジスタと比べて、コレクタ電極の
寄生抵抗が半分以下に減少した。またこのトランジスタ
を例えば第３図に示したＥＣＬゲートに用いることによ
り、第１の実施例と同様の高速化効果が得られた。
以上の熱処理工程を経て、粒径が２μｍ以十の多結晶シ
リコンコレクタ電極１７に成長し、そのシート抵抗が２
５Ω以下の低抵抗電極となった。このトランジスタは、
従来の粒径が０．１μｍ以下の多結晶シリコンをコレク
タ電極に用いたトランジスタと比べて、コレクタ電極の
寄生抵抗が半分以下に減少した。またこのトランジスタ
を例えば第３図に示したＥＣＬゲートに用いることによ
り、第１の実施例と同様の高速化効果が得られた。
なおこれら第１から第２の実施例の非晶質シリコン層の
膜厚、多結晶シリコンの粒径、酸化膜の膜厚、不純物濃
度や処理温度は本実施例に限ったものではない。例えば
非晶質シリコン層の膜厚は１μｍ以北や０．１μｍ以下
でもよく、多結晶ジノコンの粒径は１μｍや１０μｍで
もよく、非晶質シリコン層の不純物濃度は１０”／ｃｄ
以下でも本発明の効果は得られる。
膜厚、多結晶シリコンの粒径、酸化膜の膜厚、不純物濃
度や処理温度は本実施例に限ったものではない。例えば
非晶質シリコン層の膜厚は１μｍ以北や０．１μｍ以下
でもよく、多結晶ジノコンの粒径は１μｍや１０μｍで
もよく、非晶質シリコン層の不純物濃度は１０”／ｃｄ
以下でも本発明の効果は得られる。
また非晶質シリコン層の堆積方法も本実施例に限らず１
例えばガスソースにジシランの代わりにトリシランを用
いても可能である。さらにトランジスタの例として多結
晶シリコンベース電極５がベース拡散層７の側壁に接続
された構造のトランジスタを取ったが、例えば多結晶シ
リコンベース電極５がベース拡散層７の上に接続された
構造を有するトランジスタでも１本発明の効果を得られ
る。回路への応用としてもＥ ＣＬゲートに限らず、Ｃ
ＭＬゲート（カレントモード論理ゲート）、ＮＴＬゲー
ト（非しきい値論理ゲート）などや、これらのゲートに
アクティヴプルダウン回路を取付けたゲートなどに応用
しても、本発明の効果を得られることはいうまでもない
。
例えばガスソースにジシランの代わりにトリシランを用
いても可能である。さらにトランジスタの例として多結
晶シリコンベース電極５がベース拡散層７の側壁に接続
された構造のトランジスタを取ったが、例えば多結晶シ
リコンベース電極５がベース拡散層７の上に接続された
構造を有するトランジスタでも１本発明の効果を得られ
る。回路への応用としてもＥ ＣＬゲートに限らず、Ｃ
ＭＬゲート（カレントモード論理ゲート）、ＮＴＬゲー
ト（非しきい値論理ゲート）などや、これらのゲートに
アクティヴプルダウン回路を取付けたゲートなどに応用
しても、本発明の効果を得られることはいうまでもない
。
［９！明の効果）
本発明によれば、多結晶シリコン電極を用いたバイポー
ラトランジスタにおいて、ベースまたはエミッタまたは
コレクタの多結晶シリコン電極に、粒径が１μｍ以上の
多結晶シリコンを用いることにより、従来の粒径が０．
１μｍ以下の多結晶ジノコン電極に比べ、移動度が倍以
上に向上し、各電極の寄生抵抗を半分以下に低減できる
。従ってトランジスタを高速にし、また電流を流した時
の電極での電位降下を減らせる効果がある。
ラトランジスタにおいて、ベースまたはエミッタまたは
コレクタの多結晶シリコン電極に、粒径が１μｍ以上の
多結晶シリコンを用いることにより、従来の粒径が０．
１μｍ以下の多結晶ジノコン電極に比べ、移動度が倍以
上に向上し、各電極の寄生抵抗を半分以下に低減できる
。従ってトランジスタを高速にし、また電流を流した時
の電極での電位降下を減らせる効果がある。
【図面の簡単な説明】
第１図、第２図は、本発明の詳細な説明する製造工程断
面図、第３図は本発明の詳細な説明するエミッタ結合型
論理ゲート（ＥＣＬゲート）の回路図、第４図は本発明
の詳細な説明するための、多結晶シリコン膜の粒径と比
抵抗の関係を表すグラフである。 符号の説明 １・・シリコン半纏体基板、２・・・・・・ｎ型不純物
拡散層（コレクタ拡散層）、３・・・・・・酸化膜、４
・・・非晶質シリコン層、５・・・多結晶シリコンベー
ス電極、６・・・酸化膜、７・・ベース拡散層、８・・
・エミッタ拡散層、９・・非晶質シリコン層、１０・・
・多結晶シリコンエミッタ電極、１１・・・保護膜、１
２・・・金属ベース電極、１３・・・金属エミッタ電極
、１４・・・金属コレクタ電極、１５・・・酸化膜、１
６．１６′・・・非晶質シリコン層、１７・・・多結晶
シリコシコレクタ電極、１８・酸化膜、］−９・・・酸
化膜、２０・・・溝。 ２１・・トランジスタ形成領域、２２・・・コレクタ電
極引き上げ領域、２３・・・ｎｐｎパイポーラトラン冨 ？ 図 （ｂ） 猶 図 第 図
面図、第３図は本発明の詳細な説明するエミッタ結合型
論理ゲート（ＥＣＬゲート）の回路図、第４図は本発明
の詳細な説明するための、多結晶シリコン膜の粒径と比
抵抗の関係を表すグラフである。 符号の説明 １・・シリコン半纏体基板、２・・・・・・ｎ型不純物
拡散層（コレクタ拡散層）、３・・・・・・酸化膜、４
・・・非晶質シリコン層、５・・・多結晶シリコンベー
ス電極、６・・・酸化膜、７・・ベース拡散層、８・・
・エミッタ拡散層、９・・非晶質シリコン層、１０・・
・多結晶シリコンエミッタ電極、１１・・・保護膜、１
２・・・金属ベース電極、１３・・・金属エミッタ電極
、１４・・・金属コレクタ電極、１５・・・酸化膜、１
６．１６′・・・非晶質シリコン層、１７・・・多結晶
シリコシコレクタ電極、１８・酸化膜、］−９・・・酸
化膜、２０・・・溝。 ２１・・トランジスタ形成領域、２２・・・コレクタ電
極引き上げ領域、２３・・・ｎｐｎパイポーラトラン冨 ？ 図 （ｂ） 猶 図 第 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板内に設けた第１の導電型を示す第１層と
、その上に設けた第２の導電型を示す第２層と、さらに
その上に設けた第１の導電型を示す第３層からなる縦型
バイポーラトランジスタにおいて、第１層もしくは第２
層もしくは第３層に多結晶シリコン膜よりなる電極が接
続されており、この多結晶シリコン粒の最長辺が１μｍ
以上であることを特徴とする半導体装置。 ２、上記縦型バイポーラトランジスタにおいて、第１層
もしくは第２層もしくは第３層に接続する非晶質シリコ
ン膜を堆積し、その後の熱処理によりこのシリコンを結
晶成長させることにより、上記第１層もしくは第２層も
しくは第３層に接続する多結晶シリコン電極を形成する
ことを特徴とする、請求項１記載の半導体装置の製造方
法。 ３、非晶質シリコンの堆積にジシランガスソースもしく
はトリシランガスソースを用いることを特徴とする請求
項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022000A JPH03228335A (ja) | 1990-02-02 | 1990-02-02 | 半導体装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022000A JPH03228335A (ja) | 1990-02-02 | 1990-02-02 | 半導体装置および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03228335A true JPH03228335A (ja) | 1991-10-09 |
Family
ID=12070746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022000A Pending JPH03228335A (ja) | 1990-02-02 | 1990-02-02 | 半導体装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03228335A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996010839A1 (en) * | 1994-10-03 | 1996-04-11 | United Technologies Corporation | A method of fabricating a bipolar junction transistor |
| US10896914B2 (en) | 2018-03-19 | 2021-01-19 | Toshiba Memory Corporation | Semiconductor memory device |
-
1990
- 1990-02-02 JP JP2022000A patent/JPH03228335A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996010839A1 (en) * | 1994-10-03 | 1996-04-11 | United Technologies Corporation | A method of fabricating a bipolar junction transistor |
| US5670394A (en) * | 1994-10-03 | 1997-09-23 | United Technologies Corporation | Method of making bipolar transistor having amorphous silicon contact as emitter diffusion source |
| US10896914B2 (en) | 2018-03-19 | 2021-01-19 | Toshiba Memory Corporation | Semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2655052B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPS63261746A (ja) | バイポ−ラ型半導体集積回路装置の製造方法 | |
| JPS5936432B2 (ja) | 半導体装置の製造方法 | |
| JPH03228335A (ja) | 半導体装置および製造方法 | |
| JPH02229437A (ja) | 高性能バイポーラ構造製造方法 | |
| JPS5940571A (ja) | 半導体装置 | |
| CN112331559A (zh) | 半导体器件及其制备方法 | |
| JPS643065B2 (ja) | ||
| JP3212598B2 (ja) | バイポーラトランジスタとｃｍｏｓトランジスタを含む回路の製造方法 | |
| JP3207883B2 (ja) | バイポーラ半導体装置の製造方法 | |
| JPS5856460A (ja) | 半導体装置の製造方法 | |
| JP3114675B2 (ja) | 半導体装置の製造方法 | |
| JPH06267971A (ja) | 半導体装置およびその製造方法 | |
| JPH0744231B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPS63311723A (ja) | 半導体集積回路の製造方法 | |
| JPS58206153A (ja) | 半導体集積回路 | |
| JPS6115372A (ja) | 半導体装置およびその製造方法 | |
| JPS6395664A (ja) | 半導体装置の製造方法 | |
| JPH0684926A (ja) | バイポーラトランジスタおよびその製造方法 | |
| JP3053831B2 (ja) | 半導体装置およびその製造方法 | |
| JP3386293B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH03204968A (ja) | 半導体装置の製造方法 | |
| JPS58169955A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0437143A (ja) | 半導体装置 |