JPH03242940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03242940A JPH03242940A JP4000190A JP4000190A JPH03242940A JP H03242940 A JPH03242940 A JP H03242940A JP 4000190 A JP4000190 A JP 4000190A JP 4000190 A JP4000190 A JP 4000190A JP H03242940 A JPH03242940 A JP H03242940A
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- gate electrode
- oxide film
- forming
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路におけるゲート電極幅の安定
性および素子の信頼性向上をはかることのできる半導体
装置の製造方法に関する。
性および素子の信頼性向上をはかることのできる半導体
装置の製造方法に関する。
従来の技術
近年、半導体集積回路素子は高密度化、高集積化が進み
、それにともないゲート電極幅が細くなって加工寸法が
厳しくなり、そのため加工精度が必要となってきた。
、それにともないゲート電極幅が細くなって加工寸法が
厳しくなり、そのため加工精度が必要となってきた。
以下、第２図を用いて従来の半導体装置であるＭＯＳＦ
ＥＴ（電界効果トランジスタ〉の製造方法を説明する。
ＥＴ（電界効果トランジスタ〉の製造方法を説明する。
例えばシリコン基板２１を酸化し０．７μｍ程度のＬ
ＯＧ Ｏ５（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ）酸化膜２２を形成し、その後ゲート酸
化膜２３を高温酸化雰囲気中で形成する。その段差をつ
けた下地に多結晶シリコン膜２４を成長させる。その後
、通常のフォトマスク技術とドライエツチング技術によ
って、ゲート電極となる多結晶シリコン膜２４を所定の
寸法に加工し、次にイオン注入を行い、次いで高温酸素
雰囲気中で酸化膜を形成して、異方性ドライエツチング
を施しゲート電極となる多結晶シリコン膜２４の側壁に
酸化膜？５をスペーサとして形威する。次に、イオン注
入を行い、ソース拡散層２６およびドレイン拡散層２７
を形威し、連続してＮ２ガス雰囲気中でそのソース拡散
層２６およびドレイン拡散層２７（イオン注入領域）の
活性化を行う。次いで高温酸素雰囲気中で酸化膜２８を
形威していた。
ＯＧ Ｏ５（Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ
５ｉｌｉｃｏｎ）酸化膜２２を形成し、その後ゲート酸
化膜２３を高温酸化雰囲気中で形成する。その段差をつ
けた下地に多結晶シリコン膜２４を成長させる。その後
、通常のフォトマスク技術とドライエツチング技術によ
って、ゲート電極となる多結晶シリコン膜２４を所定の
寸法に加工し、次にイオン注入を行い、次いで高温酸素
雰囲気中で酸化膜を形成して、異方性ドライエツチング
を施しゲート電極となる多結晶シリコン膜２４の側壁に
酸化膜？５をスペーサとして形威する。次に、イオン注
入を行い、ソース拡散層２６およびドレイン拡散層２７
を形威し、連続してＮ２ガス雰囲気中でそのソース拡散
層２６およびドレイン拡散層２７（イオン注入領域）の
活性化を行う。次いで高温酸素雰囲気中で酸化膜２８を
形威していた。
発明が解決しようとする課題
しかしながら、上記のようにして高温酸素雰囲気中で酸
化膜２８を形成するとき、ゲート電極となる多結晶シリ
コン膜２４も酸化されて最初に所定の寸法に加工した多
結晶シリコン膜２４のゲート電極幅の寸法が酸化膜２８
の両側面だけ小さくなる問題点があった。
化膜２８を形成するとき、ゲート電極となる多結晶シリ
コン膜２４も酸化されて最初に所定の寸法に加工した多
結晶シリコン膜２４のゲート電極幅の寸法が酸化膜２８
の両側面だけ小さくなる問題点があった。
本発明は、従来の問題点を解決するもので、ゲート電極
となる多結晶シリコン膜の酸化を防ぎ、所定の寸法に加
工した時と同じ寸法を保つことが可能になり、ゲート電
極幅の安定性および素子の信頼性向上をはかることがで
きる半導体装置の製造方法を提供することを目的とする
。
となる多結晶シリコン膜の酸化を防ぎ、所定の寸法に加
工した時と同じ寸法を保つことが可能になり、ゲート電
極幅の安定性および素子の信頼性向上をはかることがで
きる半導体装置の製造方法を提供することを目的とする
。
課題を解決するための手段
この目的を達成するために、本発明の半導体装置の製造
方法は、ゲート酸化膜を形成した半導体基板上にゲート
電極を形成する工程と、１回目のイオン注入を行い第１
のソース領域およびドレイン領域を形成する工程と、前
記ゲート電極となる導電層の側壁に減圧ＣＶＤ法および
異方性ドライエツチング法によりシリコン窒化膜を形成
する工程と、水蒸気雰囲気中で熱酸化によりゲート電極
上に酸化膜を形威する工程と、２回目のイオン注入を行
い第２のソース領域およびドレイン領域を形成する工程
とを備えたものである。
方法は、ゲート酸化膜を形成した半導体基板上にゲート
電極を形成する工程と、１回目のイオン注入を行い第１
のソース領域およびドレイン領域を形成する工程と、前
記ゲート電極となる導電層の側壁に減圧ＣＶＤ法および
異方性ドライエツチング法によりシリコン窒化膜を形成
する工程と、水蒸気雰囲気中で熱酸化によりゲート電極
上に酸化膜を形威する工程と、２回目のイオン注入を行
い第２のソース領域およびドレイン領域を形成する工程
とを備えたものである。
作用
本発明は上記の構成により、ゲート電極となる多結晶シ
リコン膜の酸化を防ぎ、所定の寸法に加工した時と同じ
寸法を保つことが可能になり、ゲート電極幅の安定性お
よび素子の信頼性向上をはかることができる。
リコン膜の酸化を防ぎ、所定の寸法に加工した時と同じ
寸法を保つことが可能になり、ゲート電極幅の安定性お
よび素子の信頼性向上をはかることができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図’（ａ） 、 （ｂ） 、 （Ｃ）は本発明の一
実施例における半導体装置であるＭＯＳＦＥＴの製造方
法を説明するための図である。まず同図（ａ）のように
、例えば、Ｐ型（１００）１０〜１５Ω” ｃｍのシリ
コン基板１の一生面を選択的に酸化し、７０００ＡのＬ
ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏ
ｆ ５ｉｌｉｃｏｎ）酸化膜２を形威する。その後２５
０Ａのゲート酸化膜３を高温酸化雰囲気中で形威し、ス
レッシュホールド電圧の制御のために、ボロンイオンを
注入する。次いで４０００Ａの多結晶シリコン膜４ａを
減圧ＣＶＤ法により成長させる。さらに多結晶シリコン
膜４ａにＮ型のドーパントであるＰ〈リン〉を熱拡散法
により拡散して導電度を増す。
実施例における半導体装置であるＭＯＳＦＥＴの製造方
法を説明するための図である。まず同図（ａ）のように
、例えば、Ｐ型（１００）１０〜１５Ω” ｃｍのシリ
コン基板１の一生面を選択的に酸化し、７０００ＡのＬ
ＯＧ ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏ
ｆ ５ｉｌｉｃｏｎ）酸化膜２を形威する。その後２５
０Ａのゲート酸化膜３を高温酸化雰囲気中で形威し、ス
レッシュホールド電圧の制御のために、ボロンイオンを
注入する。次いで４０００Ａの多結晶シリコン膜４ａを
減圧ＣＶＤ法により成長させる。さらに多結晶シリコン
膜４ａにＮ型のドーパントであるＰ〈リン〉を熱拡散法
により拡散して導電度を増す。
次いで同図（ｂ）のように、フォトリソグラフィーによ
りパターニングを行い、多結晶シリコン膜４ａをＳＦｅ
／ＣＨＣｅＦ３系ガスでドライエツチングしてゲート電
極４を形成し、さらにセルファラインでリンの第１回目
イオン注入を行い、第１のソース領域５およびドレイン
領域６を形成する。次に減圧ＣＶＤ法によりシリコン窒
化膜３００Ａを全面に成長させ、続いてＣＨＦ３１０２
ガス系で異方性ドライエツチングを行い、多結晶シリコ
ン膜からなるゲート電極４の両側壁に沿ってシリコン窒
化膜７，８を形成する。次に９００℃水蒸気雰囲気中で
熱処理を行い、同図（ｅ）に示すように酸化膜９を１８
００Ａ成長させる。この時シリコン窒化膜７，８は酸素
を通さないので、多結晶シリコン膜からなるゲート電極
４の両側壁は保護されて酸化されない。次にヒ素の第２
回目イオン注入をして、ソース・ドレイン間隔が前記第
１のソース・ドレイン間隔より広くかつ不純物濃度が第
１のソース領域５およびドレイン領域６よりも高い第２
のソース領域１０およびドレイン領域１１を形威し、半
導体装置であるＭＯＳＦＥＴを製造する。
りパターニングを行い、多結晶シリコン膜４ａをＳＦｅ
／ＣＨＣｅＦ３系ガスでドライエツチングしてゲート電
極４を形成し、さらにセルファラインでリンの第１回目
イオン注入を行い、第１のソース領域５およびドレイン
領域６を形成する。次に減圧ＣＶＤ法によりシリコン窒
化膜３００Ａを全面に成長させ、続いてＣＨＦ３１０２
ガス系で異方性ドライエツチングを行い、多結晶シリコ
ン膜からなるゲート電極４の両側壁に沿ってシリコン窒
化膜７，８を形成する。次に９００℃水蒸気雰囲気中で
熱処理を行い、同図（ｅ）に示すように酸化膜９を１８
００Ａ成長させる。この時シリコン窒化膜７，８は酸素
を通さないので、多結晶シリコン膜からなるゲート電極
４の両側壁は保護されて酸化されない。次にヒ素の第２
回目イオン注入をして、ソース・ドレイン間隔が前記第
１のソース・ドレイン間隔より広くかつ不純物濃度が第
１のソース領域５およびドレイン領域６よりも高い第２
のソース領域１０およびドレイン領域１１を形威し、半
導体装置であるＭＯＳＦＥＴを製造する。
この実施例ではシリコン基板としてＰ型のものについて
述べたが、Ｎ型のものについてもイオン注入の材料をＰ
型ドーパントにして同様に製造することかできる。
述べたが、Ｎ型のものについてもイオン注入の材料をＰ
型ドーパントにして同様に製造することかできる。
発明の効果
以上の実施例から明らかなように本発明によれば、ゲー
ト酸化膜を形成した半導体基板上に多結晶シリコン膜か
らなるゲート電極を所定形状に形成し、イオン注入によ
り第１のソース領域およびドレイン領域を形成した後、
多結晶シリコン膜からなるゲート電極の両側壁に減圧Ｃ
ＶＤ法および異方性ドライエツチング法によりシリコン
窒化膜を形成して酸素の通過を防ぎ、その後水蒸気雰囲
気中で熱処理を行うことにより、多結晶シリコン膜の両
側壁が酸化されないので、ゲート電極幅は最初の所定の
寸法に加工した時と同じ寸法を保つことが可能になり、
ゲート電極幅の安定性および素子の信頼性向上をはかる
ことができる。
ト酸化膜を形成した半導体基板上に多結晶シリコン膜か
らなるゲート電極を所定形状に形成し、イオン注入によ
り第１のソース領域およびドレイン領域を形成した後、
多結晶シリコン膜からなるゲート電極の両側壁に減圧Ｃ
ＶＤ法および異方性ドライエツチング法によりシリコン
窒化膜を形成して酸素の通過を防ぎ、その後水蒸気雰囲
気中で熱処理を行うことにより、多結晶シリコン膜の両
側壁が酸化されないので、ゲート電極幅は最初の所定の
寸法に加工した時と同じ寸法を保つことが可能になり、
ゲート電極幅の安定性および素子の信頼性向上をはかる
ことができる。
第１図（ａ） 、 （ｂ） 、 （ｃ）は本発明の一実
施例である製造方法を説明するための半導体装置の断面
図、第２図は従来の半導体装置の断面図である。 １・・・・・・シリコン基板（半導体基板）、３・・・
・・・ゲート酸化膜、４ａ・・・・・・多結晶シリコン
膜、５，１０・・・・・・ソース領域、６，１１・・・
・・・ドレイン領域、７．８・・・・・・シリコン窒化
膜、９・・・・・・ゲート電極上の酸化膜。
施例である製造方法を説明するための半導体装置の断面
図、第２図は従来の半導体装置の断面図である。 １・・・・・・シリコン基板（半導体基板）、３・・・
・・・ゲート酸化膜、４ａ・・・・・・多結晶シリコン
膜、５，１０・・・・・・ソース領域、６，１１・・・
・・・ドレイン領域、７．８・・・・・・シリコン窒化
膜、９・・・・・・ゲート電極上の酸化膜。
Claims (1)
- ゲート酸化膜を形成した半導体基板上に、多結晶シリコ
ン膜からなるゲート電極を形成する工程と、第１回目の
イオン注入を行い第１のソース領域およびドレイン領域
を形成する工程と、前記ゲート電極の両側壁に減圧ＣＶ
Ｄ法および異方性ドライエッチング法によりシリコン窒
化膜を形成する工程と、水蒸気雰囲気中で熱酸化により
前記ゲート電極上に酸化膜を形成する工程と、第２回目
のイオン注入を行い、ソース・ドレイン間隔が前記第１
のソース・ドレイン間隔より広くかつ不純物濃度が前記
第１のソース領域およびドレイン領域よりも高い第２の
ソース領域およびドレイン領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000190A JPH03242940A (ja) | 1990-02-21 | 1990-02-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4000190A JPH03242940A (ja) | 1990-02-21 | 1990-02-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242940A true JPH03242940A (ja) | 1991-10-29 |
Family
ID=12568683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4000190A Pending JPH03242940A (ja) | 1990-02-21 | 1990-02-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242940A (ja) |
-
1990
- 1990-02-21 JP JP4000190A patent/JPH03242940A/ja active Pending
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