JPH0324623A - ループ処理制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はファームウェア命令により制御されるプロセッ
サにおけるファームウエア命令の実行に利用する。本発
明はループ処理におけるファームウェア命令の制御に関
する。

〔概要〕

本発明はファームウエア命令の制御によりループ処理を
実行するプロセッサのループ処理制御装置において、 あらかじめ設定したループ条件が戊立しているときは、
Ｃループ制御命令のアドレスを保持する（第三の〉レジ
スタの値に、実行させた命令のアドレス数を示すカウン
タの値を加算しこれを制御記憶回路の次に読出す命令の
アドレスとすることにより、 ループ処理を高速に行い、複数の連続したファームウェ
ア命令を繰り返し実行できるようにし、条件分岐と複数
の演算命令からなるループ処理の実行性能を向上させる
ようにしたものである。

〔従来の技術〕

従来、この種のループ処理は少なくとも二つのファーム
ウエア命令を組み合わせて行われていた。

すなわち、条件分岐命令と通常の演算あるいはメモリア
クセス命令によりループ処理が構或されていた。

〔発明が解決しようとする問題点〕

上述した従来のループ処理は、最低二つのファームウェ
ア命令によって構或されており、条件分岐命令と演算あ
るいはメモリアクセス命令が分離しているため、ループ
回数をｎ回とすると少なくとも２×ｎステップの実行時
間を必要としていた。

プロセッサの処理速度向上が強く望まれる中で、ループ
処理に関する性能向上は最も大きなテーマの一つであり
、従来技術においてもループの回数の分だけ演算命令を
複数個記述し、少しでも条件判定のオーバヘッドをなく
そうというプログラミング上のテクニックが存在してい
た。

しかし、ループ回数が固定でない場合にはこの方法が使
用できないこと、およびメモリ使用効率が悪いことなど
の欠点があり、ほとんどの場合には条件分岐命令と演算
命令の組み合わせによりループ処理を実現していた。こ
のような場合は本来の演算に関する実行時間の２倍以上
の時間を必要とするために性能向上の妨げになる欠点が
あった。

本発明はこのような欠点を除去するもので、高速にルー
プ処理を行うことができる装置を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は、ファームウェア命令を格納する制御記憶回路
と、この制御記憶回路より出力されたファームウェア命
令を一時保持する第一のレジスタと、この第一のレジス
タに保持されたファームウェア命令をデコードするデコ
ーダと、このデコード結果を保持する第二のレジスタと
、ループ制御命令中のループの条件が成立しているか否
かを検出する条件検出器と、前記制御記憶回路のアドレ
スを保持する第三のレジスタとを備えたループ処理制御
装置において、前記制御記憶回路のアドレスを計算して
前記第三のレジスタに与える加算器と、繰り返し実行さ
れる命令の数を記憶し１からこの命令の数までの数値を
順次出力し前記加算器に対しアドレスの更新値を人力す
るカウンタとを備えたことを特徴とする。

加算器の人力にセレクタを介して第四のレジスタを設け
、この第四のレジスタは、ループ処理を制御するために
用いられるループ条件、繰り返し実行する命令数、条件
成立時に実行すべき演算が記述されたループ命令数にし
たがってループ制御命令のアドレスを保持させる構戊と
することができる。

〔作用〕

ループ条件が成立している間はループ制御命令が記述さ
れた制御記憶回路のアドレスを保持するレジスタの値に
実行させた命令数を表すカウンタの値を加算して制御記
憶回路のアドレスを生或することによって複数の連続し
たファームウェア命令を繰り返し実行する。

第四のレジスタを設け、セレクタによりこれを切換えて
加算器の入力に与えるようにすると、制御記憶回路の中
で次に読出すべき命令が連続するアドレス以外のアドレ
スに記憶されている場合にも対応できる。

これにより、高速なループ処理を行うことができ、また
複数の連続したファームウェア命令を繰り返し実行する
ことができる。特に１ステップのループ命令の場合には
条件分岐命令と演算命令とを対にして処理するときの２
倍の性能で処理を行うことができ、少ないステップ数で
同様の処理を実行することができる。

〔実施例〕 次に本発明実施例を図面に基づいて説明する。

図は本発明実施例の構或を示すブロック図である。

本発明実施例は、ファームウエア命令を格納する制御記
憶回路ｌと、この制御記憶回路ｌより読み出されたファ
ームウェア命令を保持する第一のレジスタ２と、ファー
ムウエア命令をデコードするデコーダ３と、デコーダ結
果を保持する第二のレジスタ４と、ループの条件が戒立
しているか否かを検出する条件検出器５と、次に読み出
すべきファームウェア命令のアドレスを保持する第三の
レジスタ６と、制御記憶回路ｌのアドレスを計算する加
算器７と、加算器７に入力するオフセット値を生威する
カウンタ８と、ループ制御命令のアドレスを格納する第
四のレジスタ９と、第一および第二のセレクタ１０，　
１１とを備える。

次に、このように構或された本発明実施例の動作につい
て説明する。

ループ制御命令でない通常の命令は制御記憶回路１から
読み出され、第一のレジスタ２に格納される。次に第一
のレジスタ２のファームウェア命令はデコーダ３に入力
され、命令のデコードが行われ第二のレジスタ４に人力
され実行される。

ファームウェア命令のアドレスは加算器７により生戒さ
れる。第三のレジスタ６には次に読み出すべきファーム
ウエア命令のアドレスが格納される。ループ中でない場
合は第三のレジスタ６の出力をセレクタ１ｌにより選択
し加算器７に人力する。

カウンタ８からは常に“１″を出力し、加算器７にて加
算することにより次に制御記憶回路１から読み出すファ
ームウェア命令のアドレスを生戊する。

ループ制御命令のみで１ステップのループを実行する場
合には、ループ制御命令中にはルーブすべき命令数とし
てゼロが格納されている。ループ制御命令がデコーダ３
に入力されると、条件検出器５によりループ条件が戒立
しているかどうかがチェックされる。

条件が威立した場合には第一のセレクタｌＯはデコーダ
３の出力を選択する。ループ条件が成立している間はデ
コーダ３に入力されたファームウェア命令は再度デコー
ダ３に入力されると同時に制御記憶回路１からのファー
ムウエア命令の読み出しは行わない。この操作によりｌ
ステップのループを実現することができる。

次に、ループ制御命令の後にステップのループを実行す
る場合について説明する。この場合ループ制御命令中に
はループすべき命令数ｎが格納される。ループ制御命令
がデコーダ３に人力されると、カウンタ８に繰り返し実
行される命令数ｎがカウントの最大値としてセットされ
る。ループ制御命令のアドレスは第四のレジスタ９に保
持される。条件検出器５によりループ条件が成立してい
ることが確認されると、カウンタ８はｌを初期値として
１ずつカウントアップする。

加算器７ではカウンタ８のカウント値とループ制御命令
のアドレスを加算することによって制御記憶回路１から
読み出すべきファームウエア命令のアドレスを生或する
。カウント値が最大値ｎを越えると、カウント値がゼロ
にリセットされ加算器７では再びループ制御命令のアド
レスが生戊される。

このアドレス生戊機能により制御記憶回路１からはルー
プ制御命令以降のファームウェア命令がｎ命令分順次読
み出され、第一のレジスタ２およびデコーダ３を経由し
第二のレジスタ４に格納され実行される。カウント値が
ゼロにリセットされると、再び制御記憶回路ｌからルー
プ制御命令が読み出されループ条件が戊立している間は
同様の繰り返し動作が行われる。

ループ条件が不戊立であった場合は、カウンタ８にセッ
トされた繰り返し実行される命令数ｎに１を加えて値が
カウンタ８より出力される。加算器７ではカウンタ８の
出力とループ制御命令のアドレスを加えることによって
ループ処理から抜け出すためのアドレス生成が行われる
。

〔発明の効果〕

以上説明したように本発明によれば、ループ制御命令中
に繰り返し実行すべき命令の個数を記述し、繰り返し個
数がゼロの場合には制御記憶域からの命令読み出しを止
めてデコーダへ入力されたファームウエア命令を再びデ
コーダへ入力することにより、高速なループ処理を行う
ことができる。

また、繰り返し個数がゼロでない場合には繰り返し個数
を最大値とするカウンタのカウント値とループ制御命令
のアドレスを加え、ループ制御命令以降に繰り返し実行
すべき命令を順次実行することにより、複数の連続した
ファームウエア命令を繰り返し実行することができる。

特に１ステップのループ命令では従来の条件分岐命令と
演算命令の対のループ処理の２倍の性能で処理を行うこ
とができ、また、従来のループ処理より少ないステップ
数で同様の処理を行うことができるなどの効果がある。

【図面の簡単な説明】

図は本発明実施例の構戒を示すブロック図。 ■・・・制御記憶回路、２、４、６、９・・・レジスタ
、３・・・デコーダ、５・・・条件検出器、７・・・加
算器、８・・・カウンタ、１０、１ｌ・・・セレクタ。

Claims (1)

1. 【特許請求の範囲】 １、ファームウェア命令を格納する制御記憶回路と、 この制御記憶回路より出力されたファームウェア命令を
   一時保持する第一のレジスタと、 この第一のレジスタに保持されたファームウェア命令を
   デコードするデコーダと、 このデコード結果を保持する第二のレジスタと、ループ
   制御命令中のループの条件が成立しているか否かを検出
   する条件検出器と、 前記制御記憶回路のアドレスを保持する第三のレジスタ
   と を備えたループ処理制御装置において、 前記制御記憶回路のアドレスを計算して前記第三のレジ
   スタに与える加算器と、 繰り返し実行される命令の数を記憶し１からこの命令の
   数までの数値を順次出力し前記加算器に対しアドレスの
   更新値を入力するカウンタとを備えたことを特徴とする
   ループ処理制御装置。