JPH03250616A - Ｓ０１基板の製造方法 - Google Patents

Ｓ０１基板の製造方法

Info

Publication number
JPH03250616A
JPH03250616A JP2045777A JP4577790A JPH03250616A JP H03250616 A JPH03250616 A JP H03250616A JP 2045777 A JP2045777 A JP 2045777A JP 4577790 A JP4577790 A JP 4577790A JP H03250616 A JPH03250616 A JP H03250616A
Authority
JP
Japan
Prior art keywords
wafer
wafers
bonded
oxide film
periphery
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2045777A
Other languages
English (en)
Other versions
JPH0719737B2 (ja
Inventor
Tatsuo Ito
伊藤　辰夫
Takao Abe
孝夫 阿部
Tokio Takei
武井　時男
Susumu Nakamura
進 中村
Hiroko Ota
博子 太田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Nagano Electronics Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd, Nagano Electronics Industrial Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2045777A priority Critical patent/JPH0719737B2/ja
Priority to DE69127841T priority patent/DE69127841T2/de
Priority to EP91301679A priority patent/EP0444942B1/en
Publication of JPH03250616A publication Critical patent/JPH03250616A/ja
Priority to US08/000,944 priority patent/US5340435A/en
Publication of JPH0719737B2 publication Critical patent/JPH0719737B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1914—Preparing SOI wafers using bonding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/64—Wet etching of semiconductor materials
    • H10P50/642—Chemical etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/135—Removal of substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/21—Circular sheet or circular blank
    • Y10T428/219—Edge structure

Landscapes

  • Element Separation (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Weting (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２枚のウェーハを接合一体止して成る接合ウ
ェーハ及びその製造方法に関する。
（従来の技術） 従来、誘電体基板上に単結晶半導体薄膜を形成する方法
としては、単結晶サファイア基板上に単結晶シリコン（
Ｓｉ）膜等をエピタキシャル成長させる技術が良く知ら
れているか、この技術においては、基板誘電体と気相成
長されるシリコン単結晶との間に格子定数の不一致かあ
るため、シリコン気相成長層に多数の結晶欠陥か発生し
、このために該技術は実用性に乏しい。
又、シリコン基板表面上に熱酸化膜を形成し、この熱酸
化膜上に多結晶若しくはアモルファス状のシリコン膜な
被着し、これに電子線或いはレーザー光線等のエネルキ
ーヒームを線状に、且つ一方向に照射して該シリコン膜
を線状に融解、冷却及び固化することによって、全体を
ｍ結晶の薄膜とする技術も良く知られている。
ところで、熱酸化膜とのシリコン多結晶膜をレーザー光
ｍ等て単結晶膜化する技術は１例えば特公昭６２−３４
７１６号公報に開示されている。この技術においては、
ｍ結晶シリコン基板の端部にこれと一体に連続するｍ結
晶突部を設け、これを核として多結晶膜の単結晶化を試
みているか、溶融シリコンの酸化膜との相１作用によっ
て部分的には単結晶化は可能であるか、実用に耐え得る
シリコン単結晶薄膜は得難いのか実情である。
そこで、近年、Ｓ　ＯＩ　（Ｓｉ　Ｏｎ　Ｉｎ５ｕｌａ
ｔｉｏｎ）構造の接合ウェーハか特に注目されるに至っ
た。この接合ウェーハは、２枚の半導体鏡面ウェーハの
少なくども一方を酸化処理してその鏡面ウェーハの少な
くとも一方の表面に酸化膜を形成し、これら２枚の半導
体鏡面ウェーハを前記酸化膜か中間層になるようにして
重ね合わせた後、これらを所定温度に加熱して接着し、
φなくともその一方の半導体鏡面ウェーハ（以下、薄膜
化される半導体鏡面ウェーハをホン１−ウェーハと称す
）を上面研削した後、該ボンドウェーハを研磨してこれ
を薄膜化することによって得られる。
（発明か解決しようとする課題） ところて、２枚の半導体鏡面ウェーハを前述のように接
着した場合、第８図（ａ）に示すように前半導体鏡面ウ
ェーハ１０１，１０２の周縁部（タレ面１０１ａ、１０
２ａ部分）には結合していない部分か存在するため、次
工程でボンドウェーハ１０１を平面研削或いは研磨する
と該ボンドウェーハ１０１の周縁部の未結合部分か同図
（ｂ）に示すように剥れ、ボンドウェーハ＼１０１の周
縁部には、同図（Ｃ）に示すように半径方向の微少な凹
凸か連続的に形成される。
尚、第８図（ａ）は接着後の前半導体鏡面ウェーハ１０
１，１０２周縁部の側断面図、同図（ｂ）は平面研削後
の前半導体鏡面ウェーハ１０１゜１０２の側断面図、同
図（ｃＩはＦ面研削後の前半導体鏡面ウェーハ１０１，
１０２のモ面［Ａである。
而して、上記のように研削加工中、或いは研磨加玉中に
ボンドウェーハ１０１周縁の未結合部分か剥れて飛散す
ると、ボンドウェーハ１０１の表面かパーティクルて汚
染されたり、傷付けられるという問題か発生する。
本発明は上記問題に鑑みてなされたものて、その目的と
する処は、その周縁に未結合部分の無い接合ウェーハを
提供することにある。
又、本発明の目的とする処は、ホン１−ウェーハ周縁の
未結合部分を研磨加工前に確実に除去することによって
、パーティクルの発生、ウェーハの損傷を防止すること
かてきる接合ウェーハの製造方法を提供することにある
。
（課題を解決するための手段） 上記目的を達成すべく本発明は、２枚の鏡面ウェーハの
間に酸化膜を介在させてこれら両鏡面ウェーハを接合一
体止して成る接合ウェーハの少なくとも一方のウェーハ
の周縁を工・・ノチンクしたことをその特徴とする。
又、本発明は、２枚の鏡面ウェーハの少なくとも一方を
酸化処理してその鏡面ウェーハの少なくとも一方の鏡面
表面に酸化膜を形成し、該酸化膜か中間層になるように
して両鏡面ウェーハを重ね合わせた後、これらを所定温
度に加熱して接着し、酸化膜を形成した一方の鏡面ウェ
ーハ接合部の背面より平面研削した後、更にその研削面
を研磨してこれを薄膜化することによって接合ウェーハ
を得る接合ウェーハの製造方法において、前記平面研削
終了後にその研削されたウエーノ＼の表面に、該ウェー
ハの周縁を残してマスキンクテープを当該ウェーハの周
縁よりも内側に貼着し、接合状悪にある両ウェーハをエ
ツチング液中に所定時間だけ浸漬して前記研削ウェーハ
の周縁をエツチングするようにしたことをその特徴とす
る。
（作用） 本発明によれば、研磨加工前において、少なくともボン
ドウェーハのマスキンクテープか貼着されない周縁部分
（未結合部を含む部分）か工・・２チンクによりて確実
に除去されるため、ウェーハには未結合部分か存在せず
１次の研磨加工時にボンドウェーハの未結合部分か剥れ
ることかなくパーティクルの発生やウェーハの損傷か防
出される。
（実施例） 以下に本発明の実施例を添付図面に基づいて説明する。
第１　’Ｊ２　（ａ　）　〜（ｃ　）　、第２図（ａ）
。
（ｂ）、第３図（ａ）、（ｂ）、第４図及び第５図（ａ
）、（ｂ）は本発明に係る接合ウェーハの製造方法をそ
の工程順に示す説明図であり以下、本発明方法をこれら
の図に従って説明する。
先ず、第１図（ａ）に示すように、半導体電子回路素子
形成面となるべき単結晶のシリコン鏡面ウェーハ（これ
は前述のボンドウェーハである）１と当該シリコンウェ
ーハｌか薄膜化したときの主として補強材となるへき同
しく単結晶のシリコン鏡面ウェーハ（以下、ベースウェ
ーハと称す）２とを用意し、ボンドウェーハｌを酸化処
理してその鏡面片面に３１０２の薄い酸化膜３を形成す
る。
次に、第１図（ｂ）に示すように、上記２枚のウェーハ
１，２を前記酸化Ｍ３か中間層となるようにして重ね合
わせ、これらウェーハ１，２を所定温度に加熱して両者
を接着する。その後、第１図（Ｃ）に示すように、平面
研削によってボンドウェーハｌを所定の研磨代を残して
所定の厚さ１、になるまで研削する。尚、第１図（Ｃ）
のノλッチンク部分は平面研削によって切除される部分
を示す。
ところて、ボンドウェーハ１の周縁には未結合部分が存
在するため、前述のように前記平面研削によってその未
結合部分か剥れ、該ボンドウェーハ１の周縁部には第２
図（ｂ）に示すようにその半径方向に連続する微少の凹
凸か形成される。
次に、第２図（ａ）、（ｂ）に示すように、ボンドウェ
ーハｌ及びベースウェーハ２の表面にこれらの外径より
も小径のマスキンクテープ４．５を貼着する。すると、
ホントウェーハＬのマスキンクテープ４からはみ出たそ
の半径方向に連続する微少の凹凸を有する周縁部近傍（
この部分には、平面研削ては剥れなかったか、完全には
結合していない未結合部分か含まれている）を除いて、
該ボンドウェーハｌのマスキンクテープ４にて被われた
部分は完全に結合している。尚、マスキンクテープ４，
５の材質としては、テフロン、ポリエチレン等の材料か
選定される。又、マスキングテープの代りに、耐蝕性の
高いワックス、その他の高分子有機化合物等から成る被
膜をマスク部位に形成しても良い。
然る後、両ウェーハ１，２を混酸（弗酸と硝酸との混合
物）、水酸化カリウム或いは水酸化ナトリウム等のエツ
チング液中に所定時間（例えば２分）だけ浸漬する。す
ると、ウェーハ１，２のマスキングテープ４，５て被わ
れていない周縁部及び酸化膜３の周縁部かエツチングさ
れて除去され、第３図（ａ）、（ｂ）に示すように、ボ
ンドウェーハエのマスキンクテープ４からはみ出た微妙
な凹凸の周縁部か完全に除去される。尚、酸化ｌＩ！ｉ
！３のエツチング速度はウェーハ１，２のそれよりも遅
いため、ボンドウェーハｌの外側に酸化膜３か露出して
残留することとなる（第３図（ｂ）参照）。
上記のようにボンドウェーハｌのマスキングテープ４か
らはみ出た周縁部かエツチングによって完全に除去され
る結果、マスキンクテープ４て被われた部分には未結合
部分か含まれず、マスキンクテープの形状に沿って残っ
たボンドウェーハ１はベースウェーハ２に完全に結合さ
れている。
そして、上記エツチングか終了したウェーハ１．２は、
第４図に示すように、その表面に貼着されたマスキンク
テープ４，５か瀾され、ボンドウェーハ１の表面か第５
図（ａ）に示すように研磨加工によって厚さｔ２　（約
３ｐｍ）まで研磨されて薄膜化され、これによって第５
図（ｂ）に示すようなその周縁部かエツチングされた接
合ウェーハ６か得られる６尚、第５図（ａ）のハ・ンチ
ンク部分は研磨代を示す。
而して、Ｌ記研磨加工においては、ボンドウェーハ１の
未結合部分を含む周縁部は前述のようにエツチングにて
除去されており、マスキンクテープ４の形状に沿って残
るボンドウェーハ１はベースウェーハ２に完全に結合し
ているため、研磨加工中にボンドウェーハ１の一部か剥
れてパーティクルか発生することかなく、ボンドウェー
ハ１の表面か傷付くこともない。
又、以上の方法によって得られた接合ウェーハ６はボン
ドウェーハ１の外側にこれよりも大径のベースウェーハ
２か突出する形状を有しているため、デハイス工程にお
いても、Ｓ々の点て有利となる。例えば、熱処理におい
て、ボート溝にはベースウェーハまだけか接触するため
、ボート溝から発生するスリップかベースウェーハ２の
みとなり、ボンドウェーハ１へのスリップの影響か無く
なる。又、洗浄処理において、ウェーババスケットには
ベースウェーハ２の周縁部のみか接触するため、ホント
ウェーハ１にパーティクルか付着したり、ボンドウェー
ハｌか汚染されることかない ところて、以上の実施例では、ベースウェーハ飄２の表
面にもマスキンクテープ５を貼着したか（第３図（ａ）
参照）、第６図に示すようにベースウェーハ２の接着面
を除く全表面を酸化膜、ワックス等の保護＠７て被うよ
うにすれば、ベースウェーハ２にマスキンクテープ５を
貼着する必要かなくなる。
又、第７図に示すように、例えばボントウニーハエの表
面のみにマスキンクテープ４を貼着して成る１組のウェ
ーハ１，２を複数組用意し、これらをマスキンクテープ
４か中間に介在するようにして互いに向かい合わせて重
ね合せ、これらを−体重に保持しつつ容器８内のエツチ
ング液９に浸漬し、各ウェーハ１，２の周縁を同時にエ
ツチングするようにすれば、エツチング処理工程ての作
業効率を著しく高めることかできるというメリ・ントか
得られる。
（発明の効果） 以−ヒの説明で明らかな如く、本発明によれば研磨加工
前において、少なくとも上層のウェーハのマスキンクテ
ープか貼着されない周縁部分（未結合部を含む部分）か
エツチングによって確実に除去されるため、ウェーハに
は未結合部分か存在せず、研磨加工時にウェーハの未結
合部分か剥れることかなく、パーティクルの発生やウェ
ーハの損傷か防止されるという効果か得られる。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）、第２図（ａ）。 （ｂ）、第３図（ａ）、（ｂ）、第４図及び第５図（ａ
）、（ｂ）は本発明に係る接合ウェーハの製造方法をそ
の工程順に示す説明図、第６図は本発明方法の別実施例
を示すウェーハ周縁部の側断面図、第７図はエツチング
処理の一例を示す説明図、第８図（ａ）、（ｂ）、（ｃ
）は従来例を示す説明図である。 １・・・ボンドウェーハ（上層のウェーハ）、２・・・
ベースウェーハ（下層のウェーハ）、３−・・酸化膜、
４．５・・・マスキンクテープ、６・・・接合ウェーハ ７・・・保Ｍ膜 ９・・・エツチング液。

Claims (5)

    【特許請求の範囲】
  1. （１）２枚の鏡面ウェーハの対峙する鏡面間に酸化膜を
    介在させてこれら両鏡面ウェーハを接合一体化して成る
    接合ウェーハであって、少なくとも一方のウェーハの周
    縁をエッチングして成ることを特徴とする接合ウェーハ
    。
  2. （２）酸化膜を介して接合され、且つ一方が薄膜化され
    たシリコン単結晶から成る接合ウェーハにおいて、前記
    薄膜化されたシリコン単結晶ウェーハの外周縁が他方の
    シリコン単結晶ウェーハのそれよりも内側に形成されて
    成ることを特徴とする接合ウェーハ。
  3. （３）２枚の鏡面ウェーハの少なくとも一方を酸化処理
    してその鏡面ウェーハの少なくとも一方の鏡面表面に酸
    化膜を形成し、該酸化膜が中間層になるようにして両鏡
    面ウェーハを重ね合わせた後、これらを所定温度に加熱
    して接着し、酸化膜を形成した一方の鏡面ウェーハを接
    合部の背面より平面研削した後、更にその研削面を研磨
    して薄膜化することによって接合ウェーハを得る接合ウ
    ェーハの製造方法において、前記平面研削終了後、その
    研削されたウェーハの表面に、該ウェーハの周縁を残し
    てマスキングテープを当該ウェーハの周縁よりも内側に
    貼着し、接合状態にある両ウェーハをエッチング液中に
    所定時間だけ浸漬して前記研削ウェーハの周縁をエッチ
    ングするようにしたことを特徴とする接合ウェーハの製
    造方法。
  4. （４）両鏡面ウェーハをエッチング液に浸漬する以前に
    、他方の鏡面ウェーハの接着面以外の全面に酸化膜、ワ
    ックス等の保護膜を形成するようにしたことを特徴とす
    る請求項３記載の接合ウェーハの製造方法。
  5. （５）前記研削ウェーハの表面にマスキングテープを貼
    着し、研削面を対峙接触して成る２枚１組の接合ウェー
    ハを複数組重ねてこれらを一体的に保持しつつエッチン
    グ液に浸漬し、当該研削ウェーハの周縁のみを同時にエ
    ッチングするようにしたことを特徴とする請求項３又は
    ４記載の接合ウェーハの製造方法。
JP2045777A 1990-02-28 1990-02-28 Ｓ０１基板の製造方法 Expired - Lifetime JPH0719737B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2045777A JPH0719737B2 (ja) 1990-02-28 1990-02-28 Ｓ０１基板の製造方法
DE69127841T DE69127841T2 (de) 1990-02-28 1991-02-28 Verbundenes Plättchen und dessen Herstellungsverfahren
EP91301679A EP0444942B1 (en) 1990-02-28 1991-02-28 A bonded wafer and a method of manufacturing it
US08/000,944 US5340435A (en) 1990-02-28 1993-01-05 Bonded wafer and method of manufacturing it

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2045777A JPH0719737B2 (ja) 1990-02-28 1990-02-28 Ｓ０１基板の製造方法

Publications (2)

Publication Number Publication Date
JPH03250616A true JPH03250616A (ja) 1991-11-08
JPH0719737B2 JPH0719737B2 (ja) 1995-03-06

Family

ID=12728725

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2045777A Expired - Lifetime JPH0719737B2 (ja) 1990-02-28 1990-02-28 Ｓ０１基板の製造方法

Country Status (4)

Country Link
US (1) US5340435A (ja)
EP (1) EP0444942B1 (ja)
JP (1) JPH0719737B2 (ja)
DE (1) DE69127841T2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5918139A (en) * 1997-01-31 1999-06-29 Shin Etsu Handotai Co., Ltd. Method of manufacturing a bonding substrate
US6110391A (en) * 1997-01-17 2000-08-29 Shin-Etsu Handotai Co., Ltd. Method of manufacturing a bonding substrate
US6797632B1 (en) 1999-10-14 2004-09-28 Shin-Etsu Handotai Co., Ltd. Bonded wafer producing method and bonded wafer
JP2008205387A (ja) * 2007-02-22 2008-09-04 Tokyo Ohka Kogyo Co Ltd サポートプレートの処理方法
JP2012156553A (ja) * 2012-05-10 2012-08-16 Tokyo Ohka Kogyo Co Ltd サポートプレートの処理方法
KR20190059253A (ko) * 2017-11-22 2019-05-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Soi 기판을 형성하기 위한 공정
CN115863144A (zh) * 2022-11-04 2023-03-28 湖北三维半导体集成创新中心有限责任公司 晶圆的处理方法
JP2024052878A (ja) * 2021-04-23 2024-04-12 株式会社Sumco Ｓｏｉウェーハ

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0799295A (ja) * 1993-06-07 1995-04-11 Canon Inc 半導体基体の作成方法及び半導体基体
JP2980497B2 (ja) * 1993-11-15 1999-11-22 株式会社東芝 誘電体分離型バイポーラトランジスタの製造方法
US5668045A (en) * 1994-11-30 1997-09-16 Sibond, L.L.C. Process for stripping outer edge of BESOI wafers
US6113721A (en) * 1995-01-03 2000-09-05 Motorola, Inc. Method of bonding a semiconductor wafer
US5876819A (en) * 1995-02-17 1999-03-02 Mitsubishi Denki Kabushiki Kaisha Crystal orientation detectable semiconductor substrate, and methods of manufacturing and using the same
US6484585B1 (en) 1995-02-28 2002-11-26 Rosemount Inc. Pressure sensor for a pressure transmitter
US5937312A (en) * 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
US5494849A (en) * 1995-03-23 1996-02-27 Si Bond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator substrates
WO1997027621A1 (en) * 1996-01-26 1997-07-31 Sibond, L.L.C. Selective-etch edge trimming process for manufacturing semiconductor-on-insulator wafers
US6383849B1 (en) * 1996-06-29 2002-05-07 Hyundai Electronics Industries Co., Ltd. Semiconductor device and method for fabricating the same
US6090688A (en) * 1996-11-15 2000-07-18 Komatsu Electronic Metals Co., Ltd. Method for fabricating an SOI substrate
JP3352902B2 (ja) * 1997-02-21 2002-12-03 信越半導体株式会社 貼り合わせ基板の作製方法
US5976959A (en) * 1997-05-01 1999-11-02 Industrial Technology Research Institute Method for forming large area or selective area SOI
JPH11204452A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 半導体基板の処理方法および半導体基板
EP0935280B1 (en) * 1998-02-04 2004-06-09 Canon Kabushiki Kaisha SOI substrate
JP3635200B2 (ja) * 1998-06-04 2005-04-06 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US6090643A (en) * 1998-08-17 2000-07-18 Teccor Electronics, L.P. Semiconductor chip-substrate attachment structure
US6245677B1 (en) * 1999-07-28 2001-06-12 Noor Haq Backside chemical etching and polishing
US6505516B1 (en) 2000-01-06 2003-01-14 Rosemount Inc. Capacitive pressure sensing with moving dielectric
US6520020B1 (en) 2000-01-06 2003-02-18 Rosemount Inc. Method and apparatus for a direct bonded isolated pressure sensor
US6561038B2 (en) 2000-01-06 2003-05-13 Rosemount Inc. Sensor with fluid isolation barrier
US6508129B1 (en) 2000-01-06 2003-01-21 Rosemount Inc. Pressure sensor capsule with improved isolation
AU2629901A (en) 2000-01-06 2001-07-16 Rosemount Inc. Grain growth of electrical interconnection for microelectromechanical systems (mems)
DE10029791C2 (de) * 2000-06-16 2002-04-18 Infineon Technologies Ag Verfahren zur Herstellung einer stabilen Verbindung zwischen zwei Wafern
DE10220647C1 (de) * 2002-05-08 2003-08-21 Infineon Technologies Ag Verfahren zur Formgebung eines Randbereiches eines Wafers
US6848316B2 (en) 2002-05-08 2005-02-01 Rosemount Inc. Pressure sensor assembly
US20040126993A1 (en) * 2002-12-30 2004-07-01 Chan Kevin K. Low temperature fusion bonding with high surface energy using a wet chemical treatment
US6841848B2 (en) * 2003-06-06 2005-01-11 Analog Devices, Inc. Composite semiconductor wafer and a method for forming the composite semiconductor wafer
DE10326273B4 (de) * 2003-06-11 2008-06-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Reduzierung der Scheibenkontaminierung durch Entfernen von Metallisierungsunterlagenschichten am Scheibenrand
US8129841B2 (en) 2006-12-14 2012-03-06 Stats Chippac, Ltd. Solder joint flip chip interconnection
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US8026128B2 (en) 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US20060216860A1 (en) 2005-03-25 2006-09-28 Stats Chippac, Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
US8574959B2 (en) * 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US8216930B2 (en) 2006-12-14 2012-07-10 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
TWI478254B (zh) 2003-11-10 2015-03-21 恰巴克有限公司 引線上凸塊之倒裝晶片互連
US20050161808A1 (en) * 2004-01-22 2005-07-28 Anderson Douglas G. Wafer, intermediate wafer assembly and associated method for fabricating a silicon on insulator wafer having an improved edge profile
FR2880184B1 (fr) * 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
CN101124657B (zh) * 2005-02-28 2010-04-14 信越半导体股份有限公司 贴合晶圆的制造方法及贴合晶圆
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
JP5028845B2 (ja) 2006-04-14 2012-09-19 株式会社Ｓｕｍｃｏ 貼り合わせウェーハ及びその製造方法
DE102007011513B3 (de) * 2007-03-09 2008-10-23 Peter Wolters Gmbh Verfahren zum Profilieren des Umfangsrands einer Halbleiterscheibe
JP5245380B2 (ja) * 2007-06-21 2013-07-24 信越半導体株式会社 Ｓｏｉウェーハの製造方法
FR2935536B1 (fr) 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
FR2950734B1 (fr) * 2009-09-28 2011-12-09 Soitec Silicon On Insulator Procede de collage et de transfert d'une couche
FR2954585B1 (fr) * 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
FR2957189B1 (fr) 2010-03-02 2012-04-27 Soitec Silicon On Insulator Procede de realisation d'une structure multicouche avec detourage post meulage.
FR2961630B1 (fr) 2010-06-22 2013-03-29 Soitec Silicon On Insulator Technologies Appareil de fabrication de dispositifs semi-conducteurs
US8310031B2 (en) * 2010-07-30 2012-11-13 Memc Electronic Materials, Inc. Semiconductor and solar wafers
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2964193A1 (fr) 2010-08-24 2012-03-02 Soitec Silicon On Insulator Procede de mesure d'une energie d'adhesion, et substrats associes
US20120129318A1 (en) * 2010-11-24 2012-05-24 Semiconductor Energy Laboratory Co., Ltd. Atmospheric pressure plasma etching apparatus and method for manufacturing soi substrate
US20140127857A1 (en) * 2012-11-07 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489346A (en) * 1987-09-29 1989-04-03 Sony Corp Semiconductor substrate
JPH01313923A (ja) * 1988-06-13 1989-12-19 Sumitomo Metal Mining Co Ltd 半導体基板接着の前処理方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58103144A (ja) * 1981-12-15 1983-06-20 Matsushita Electronics Corp 半導体装置
JPS6051700A (ja) * 1983-08-31 1985-03-23 Toshiba Corp シリコン結晶体の接合方法
US4649627A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element
JPS6173345A (ja) * 1984-09-19 1986-04-15 Toshiba Corp 半導体装置
JPS62154614A (ja) * 1985-12-27 1987-07-09 Toshiba Corp 接合型半導体基板の製造方法
JPS62232930A (ja) * 1986-04-02 1987-10-13 Nec Corp 半導体ウエ−ハの浸漬方法
JPS63175484A (ja) * 1987-01-14 1988-07-19 Yokogawa Electric Corp フオトダイオ−ドの製造方法
JPS63307200A (ja) * 1987-06-08 1988-12-14 Shin Etsu Chem Co Ltd 単結晶ウエ−ハの製造方法
JP2685819B2 (ja) * 1988-03-31 1997-12-03 株式会社東芝 誘電体分離半導体基板とその製造方法
NL8800953A (nl) * 1988-04-13 1989-11-01 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderlichaam.
JPH029148A (ja) * 1988-06-28 1990-01-12 Shin Etsu Handotai Co Ltd 集積回路用基板の製造方法
US4939101A (en) * 1988-09-06 1990-07-03 General Electric Company Method of making direct bonded wafers having a void free interface
JP2645478B2 (ja) * 1988-10-07 1997-08-25 富士通株式会社 半導体装置の製造方法
US4897366A (en) * 1989-01-18 1990-01-30 Harris Corporation Method of making silicon-on-insulator islands
JPH0636414B2 (ja) * 1989-08-17 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5022745A (en) * 1989-09-07 1991-06-11 Massachusetts Institute Of Technology Electrostatically deformable single crystal dielectrically coated mirror
JPH0636413B2 (ja) * 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6489346A (en) * 1987-09-29 1989-04-03 Sony Corp Semiconductor substrate
JPH01313923A (ja) * 1988-06-13 1989-12-19 Sumitomo Metal Mining Co Ltd 半導体基板接着の前処理方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6110391A (en) * 1997-01-17 2000-08-29 Shin-Etsu Handotai Co., Ltd. Method of manufacturing a bonding substrate
US5918139A (en) * 1997-01-31 1999-06-29 Shin Etsu Handotai Co., Ltd. Method of manufacturing a bonding substrate
US6797632B1 (en) 1999-10-14 2004-09-28 Shin-Etsu Handotai Co., Ltd. Bonded wafer producing method and bonded wafer
JP2008205387A (ja) * 2007-02-22 2008-09-04 Tokyo Ohka Kogyo Co Ltd サポートプレートの処理方法
JP2012156553A (ja) * 2012-05-10 2012-08-16 Tokyo Ohka Kogyo Co Ltd サポートプレートの処理方法
KR20190059253A (ko) * 2017-11-22 2019-05-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Soi 기판을 형성하기 위한 공정
JP2024052878A (ja) * 2021-04-23 2024-04-12 株式会社Sumco Ｓｏｉウェーハ
CN115863144A (zh) * 2022-11-04 2023-03-28 湖北三维半导体集成创新中心有限责任公司 晶圆的处理方法

Also Published As

Publication number Publication date
US5340435A (en) 1994-08-23
DE69127841T2 (de) 1998-03-26
DE69127841D1 (de) 1997-11-13
JPH0719737B2 (ja) 1995-03-06
EP0444942A1 (en) 1991-09-04
EP0444942B1 (en) 1997-10-08

Similar Documents

Publication Publication Date Title
JPH03250616A (ja) Ｓ０１基板の製造方法
EP0372412B1 (en) A method for fabricating a semiconductor film which is electrically isolated from substrate
US5344524A (en) SOI substrate fabrication
US5918139A (en) Method of manufacturing a bonding substrate
JPH0521338A (ja) 半導体部材及び半導体部材の製造方法
TW475215B (en) Bonded wafer producing method and bonded wafer
JPH04251957A (ja) 誘電体分離基板の製造方法
JP2662495B2 (ja) 接着半導体基板の製造方法
EP0628995A1 (en) Semiconductor substrate and method of manufacturing same
JP3632531B2 (ja) 半導体基板の製造方法
JPH0682753B2 (ja) 半導体装置の製造方法
JPS6412543A (en) Manufacture of semiconductor device
JPS61158145A (ja) 半導体基板の加工方法
JPH0488657A (ja) 半導体装置とその製造方法
JPH1126337A (ja) 貼り合わせ基板の作製方法
JPH04206925A (ja) 貼り合わせウェハの製造方法
JPH0423324A (ja) Ｓｏｉ基板の製造方法
JPH02218109A (ja) 珪素層を絶縁層に形成する方法
JPH01313923A (ja) 半導体基板接着の前処理方法
JPH06216136A (ja) 半導体基板およびその製造方法
JPH0745526A (ja) 高耐圧半導体ウエハの製造方法
JPH0448618A (ja) 半導体装置の製造方法
JPH0355823A (ja) 半導体基板の製造方法
JPS63222447A (ja) 半導体基板
JPH10242102A5 (ja)