JPH03257561A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＣＰＵとＤＭＡ転送する入出力装置とが異った
ローカルバスを介してシステムノくスにそれぞれ接続さ
れたデータ処理装置、特にそのＤＭＡ転送の高速化に関
するものである。

［従来の技術］ 第４図は従来のこの種のデータ処理装置の一構成例を示
すブロック図である。図において、（１）はｃｐＵ、（
２）は記憶装置（以下ＭＥＭという）、（３）及び（５
）はシステムバスのインターフェイスを制御する制御部
（以下ＳＢＩという）　、（４）はシステムバス制御部
（以下ＳＢＣという）　、（６）はＤＭＡ制御部（以下
ＤＭＡＣという）、（７〉は入出力装置（以下Ｉ１０と
いう）である。

（８）はＣＰ　Ｕ　（１）とＭ　Ｅ　Ｍ　（２）との間
のローカルバスのアドレスバス（以下Ｌ−ＡＤＨという
）、（９〉はＣＰ　Ｕ（１）とＭ　Ｅ　Ｍ　（２）との
間のローカルバスのデータバス（以下Ｌ−ＤＡＴＡとい
う）である。（１０）はシステムバスのアドレスバス（
以下５−ＡＤＨという）　、（１１）はシステムバスの
データバス（以下５−ＤＡＴＡという）である。（１２
〉はＳ　Ｂ　Ｉ　（５）により制御されるＩ１０バスの
アドレスバス（以下１−ＡＤＲという）　、　（１８）
はＩ１０バスのデータバス（以下Ｉ　−ＤＡＴＡという
）である。

（１４）はＩ　／　Ｏ（７）からのＤＭＡ要求信号（以
下ＤＲＥＱ信号という）　、（１５）はＤ　Ｍ　Ａ　Ｃ
（６）からのＤＭＡ許可信号（以下ＤＡＣＫ信号という
）である。（１６）はＤＭＡＣ（８）からのＩ１０バス
使用要求信号（以下ＨＲＥＱ信号という”）　、（１７
）はＳＢ　Ｉ　（５）からのＩ１０バス使用許可信号（
以下ＨＡＣＫ信号という）である。（１Ｂ）はＳ　Ｂ　
Ｉ　（５）からのシステムバス使用要求信号（以下ＢＲ
倍信号いう）　、（１９）はＳ　Ｂ　Ｃ（４）からのシ
ステムバス使用許可信号（以下ＢＧ倍信号いう）　、（
２０）はＤＭＡ　Ｃ（８）からのＤＭＡ転送時のメモリ
アクセス信号（以下ＭＥＭＲＤ／ＷＲ信号という）であ
る。

第５図はＤ　Ｍ　Ａ　Ｃ（６）によりｌ１０（７）とＭ
ＥＭ（２〉との間でデータ転送を行う場合の動作を示す
タイミングチャートである。

Ｄ　Ｍ　Ａ　Ｃ（６）によりＩ　／　Ｏ（７）とＭ　Ｅ
　Ｍ　（２）との間でデータ転送を行う場合は、まずｌ
１０（７）がＤＲＥＱ信号（１４）をＯＮする。ＤＲＥ
Ｑ信号（１４）を受けたＤＭＡＣ（６）はＳ　Ｂ　Ｉ　
（５）に対してＨＲＥＱ信号（１６〉を出力し、ＨＲＥ
Ｑ信号（１Ｂ）を受けたＳ　Ｂ　Ｉ　（５）はＤ　Ｍ　
Ａ　Ｃ（６）に対しＨＡＣＫ信号（１７〉を返す。ＤＭ
ＡＣ（８）はＨＡＣＫ信号（１７〉を受けたことにより
Ｉ　／　Ｏ（７）に対してＤＡＣＫ信号（１５）を出力
し、更に、Ｓ　Ｂ　Ｉ　（５）に対してＭＥＭＲＤ／Ｗ
Ｒ信号（２０）を出力すると共に、１−　Ａ　Ｄ　Ｈ（
１２）にメモリアドレスを出力する。

ＨＡＣＫ信号（１７）がＤＭＡＣ（６）に伝えられた時
点で、Ｉ１０バスのＩ−ＡＤＨ（１２）及びＩ−ＤＡ　
Ｔ　Ａ　（１３）はＤＭＡＣ（６）に使用権が与えられ
たことになる。

ＭＥＭＲＤ／ＷＲ信号（２０）を受けたＳ　Ｂ　Ｉ　（
５）は、ここで初めてＢＲ倍信号１Ｂ）をＳ　Ｂ　Ｃ（
４）に対して出力する。Ｓ　Ｂ　Ｃ（４）はＢＲ倍信号
１８〉を受けたことにより他にシステムバスを使用中の
ものがなければＳ　Ｂ　Ｉ　（５）にＢＧ倍信号１９）
を出力する。

Ｓ　Ｂ　Ｉ　（５）はＢＧ倍信号１９）を受けたことに
より■−Ａ　Ｄ　Ｈ（１２）に出力されているメモリア
ドレスをＳ　−Ａ　Ｄ　Ｈ（ｔｏ）に出力する。これに
より、ＤＭＡ転送によるＭ　Ｅ　Ｍ　（２）へのアクセ
スができるようになる。

以上の説明からも明らかなように、システムバスを持っ
たデータ処理装置は次にような特徴がある。

（ａ）　ＣＰ　Ｕ　（１）とＩ　／　Ｏ（７）とが同一
バスに接続されていないため、Ｉ　／　Ｏ（７）がＤＭ
Ａ転送中でもＣＰ　Ｕ　（１）が動作できる。

（ｂ）システムバスに５ＢＩ（３）、（５）が複数個接
続できるので、各１１０を別々のバスにそれぞれ接続で
き、マルチタスクを行う場合にはシステムバスの高速転
送能力を生かして、複数のＩｌｏを同時に動作させるこ
とができ、非常に有効である。

［発明が解決しようとする課題］ しかしながら、上述のデータ処理装置においては単一の
Ｉ　／　Ｏ（７）のみが動作する場合、ＤＭＡＣ（６）
がバス使用許可を受けた時点即ちＨＡＣＫ信号（１７〉
を受けた時点で、システムバスヘメモリアドレスを送出
しデータ転送を行っても問題にならないはずであるが、
従来のデータ処理装置ではＩ−ＡＤＨ（１２）のメモリ
アドレスを５−ＡＤＨ（１０）に送り出すまでに、ＢＲ
倍信号１８〉及びＢＧ倍信号１９）のやりとりを必要と
しており、データ転送に余分な時間Ｔ（第５図参照）が
かかっていた。

これは、システム全体から見ると、データ転送を１回行
う毎にＴ時間だけ余分な時間が必要になり、転送データ
量が多くなる程システムの転送能力の低下を招くことに
なる。

本発明は、上記の余分な時間Ｔを省いて、高速なりＭＡ
転送を行うことを可能にしたデータ処理装置を提供する
ことを目的とする。

［課題を解決するための手段］ 本発明に係るデータ処理装置は、ＣＰＵと、ＤＭＡ制御
装置によりＤＭＡ転送する入出力装置とが異ったローカ
ルバスを介してシステムバスにそれぞれ接続され、更に
、システムバスに記憶装置が接続され、システムバスを
制御するシステムバス制御手段及びシステムバスと入出
力装置のローカルバスを制御するローカルバス制御手段
により制御して、入出力装置及び記憶装置を相互にアク
セスできるようにしたものであり、次の切替手段と切替
制御手段とを有する。

切替手段は、ＤＭＡ制御装置からのバス使用要求信号を
ローカルバス制御手段に送出する第１の回路と、バス使
用要求信号をシステムバス制御手段及びローカルバス制
御手段の双方に送出する第２の回路とを有し、第１の回
路又は該第２の回路のいずれか一方に切替える。また、
切替制御手段は所定の命令に基づいて切替手段を第１の
回路から第２の回路に切替えさせる。

［作　用］ この発明においては、所定の命令があったとき、切替制
御手段が切替手段を第１の回路から第２の回路に切替え
させる。このため、ＤＭＡ制御装置からのバス使用要求
信号はシステムバス制御手段及びローカルバス制御手段
の双方に送出され、ローカルバス制御手段からのローカ
ルバス使用許可信号はＤＭＡ制御装置に送出され、ＤＭ
Ａ制御装置からのメモリアクセス信号がローカルバス制
御手段に送出される。この状態でローカルバスが使用可
能な状態になる。また、システムバス制御手段からのバ
ス使用許可信号はローカルバス制御手段に送出され、こ
の状態でシステムバスが使用可能な状態になる。

このようにして、ローカルバスとシステムバスとがほぼ
同時に使用可能な状態になり、例えば入出力装置から記
憶装置へのアクセスが可能になる。

［実施例］ 第１図は本発明の一実施例に係るデータ処理装置の構成
を示すブロック図である。図において、（１）〜（２０
）は第４図に示されたものと全く同一のものである。（
２５）は切替回路部であり、（１８ａ）は切替回路部（
２５）を通った後のＳ　Ｂ　Ｉ　（５）に対するＨＲＥ
Ｑ信号、（１８ａ）は切替回路部（２５〉を通った後の
Ｓ　Ｂ　Ｃ（４）に対するＢＲ倍信号ある。なお、上記
Ｓ　Ｂ　Ｉ　（５）は本発明のローカルバス制御手段を
構成している。

第２図は切替回路部（２５）の回路構成図である。

図において、（１０１）はＣＰ　Ｕ　（１）からの命令
をデコードする命令デコード部であり、ＭＤＡ転送を行
うプログラムにおいて最初の段階で切替回路部（２５〉
を有効にする所定の命令をデコードする。

（１０２）は命令ラッチ部、（１０Ｂ）はＡＮＤ回路で
あり、（１０４）はＯＲ回路である。（１１０）は切替
有効命令信号、０１１）は切替無効命令信号、（１１２
）は切替ＯＮ信号である。なお、命令デコード部（１０
１）及び命令ラッチ部（１０２）は本発明の切替制御手
段を構成しており、また、ＡＮＤ回路（１（１Ｂ）及び
ＯＲ回路００４）を含む破線で囲まれた部分は本発明の
切替手段を構成している。

次に動作説明をする。まずＣＰ　Ｕ　（１）から切替回
路部（２５）を有効とする命令が、システムバス（１０
）、＜１１）を介して命令デコード部（１０１）へ伝え
られ、命令デコード部（１０１）はその命令をデコード
して、切替有効命令信号（１１０）をＯＮにする。

切替有効命令信号（１１０）がＯＮになったことにより
、命令ラッチ部（ｌＱ２）にそれが伝えられてラッチさ
れ、切替ＯＮ信号（１１２）がＯＮとなり、ＡＮＤ回路
（１０３）が有効となる。

第３図はＤＡＭ転送時の動作を示すタイミングチャート
であり、以下この図を参照しながら動作説明をする。

上述のように切替回路部（２５〉のＡＮＤ回路（１０３
）が有効になっている状態で、第１図においてＩ　／　
Ｏ（７）がＤＲＥＱ信号（１４）を出力すると、Ｄ　Ｍ
　Ａ　Ｃ（６）はＨＲＥＱ信号（１６）を切替回路（２
５〉に出力する。第２図において、ＨＲＥＱ信号（１６
）が人力すると、切替回路（２５〉のＡＮＤ回路（１０
３）の出力がＯＮとなり、更に、ＯＲ回路（１０４）を
介して得られるＢＲ倍信号１８ａ）がＯＮになる。ＢＲ
倍信号１８ａ）はＳ　Ｂ　Ｃ（４）に伝えられ、また、
ＨＲＥＱ信号（１６）はそのままＨＲＥＱ信号（ｌｅａ
）となってＳ　Ｂ　Ｉ　（５）へ伝えられる。

このようにしてバス使用要求信号がＳ　Ｂ　Ｃ（４）及
びＳ　Ｂ　Ｉ　（５）にそれぞれ同時に伝えられ、５Ｂ
Ｃ（４〉からのＢＧ倍信号１９）がＳ　Ｂ　Ｉ　（５）
に伝えられ、Ｓ　Ｂ　Ｉ　（５）からのＨＡＣＫ信号（
１７）がＤＭＡＣ（６）に伝えられる。

ここで第１図に戻って、ＨＡＣＫ信号（１７〉がＤＭ　
Ａ　Ｃ（８）に伝えられたことによりＤ　Ｍ　Ａ　Ｃ（
８）はＤＭＡ転送を許可されたことになり、■１０（７
）に対してＤＡＣＫ信号（１５〉を出力し、更に、Ｓ　
Ｂ　Ｉ　（５）に対してＭＥＭＲＤ／ＷＲ信号（２０〉
を出力する。Ｓ　Ｂ　Ｉ　（５）はＭＥＭＲＤ／ＷＲ信
号（２０）が人力した時点で、システムバス使用許可を
示すＢＧ倍信号１９）が既に人力されているため、直ち
にシステムバスのＳ　−Ａ　Ｄ　Ｈ（１０）上にＩ−Ａ
Ｄ　Ｈ（１２）のメモリアドレスが出力される。そして
、Ｉ　／　Ｏ（７）のデータがローカルバスのＩ　−Ｄ
ＡＴＡ　（１３）及びシステムバスのＳ　−Ｄ　Ａ　Ｔ
　Ａ　（１１）を介してＭ　Ｅ　Ｍ　（２）に転送され
る。

第３図のタイミングチャートにも明らかなように、Ｉ　
／　Ｏ（７）からのＤＲＥＱ信号（１４〉のＯＮからＭ
ＥＭＲＤ／ＷＲ信号（２０）のＯＮまでの′ｔ”の時間
で、ローカルバスのＩ−ＡＤＨ（１２）のアドレスをシ
ステムバスのＳ　−Ａ　Ｄ　Ｈ（１０）上に出力するの
が可能となり、第５図のＴ時間分が省略でき、ＤＭＡ転
送が開始するまでの時間が短縮されている。

切替回路部（２５〉を使用しない場合は、ＣＰＵ部（１
）からの切替回路部（２５）を無効とする命令を命令デ
コード部（１０１）でデコードし、切替無効命令信号（
ｉｌｌ）を出力する。切替無効命令信号（ｉｌｌ）によ
り命令ラッチ部（１０２）はクリアされ、切替ＯＮ信号
（Ｈ２）はＯＦＦとなる。切替ＯＮ信号（１１２）がＯ
ＦＦとなることにより、ＡＮＤ回路（１０３）が無効と
なり、ＤＭＡＣ（８）からのＩＲＥＱ信号（ｔｅ）が直
接Ｓ　Ｂ　Ｃ（４）へ伝えられなくなり、第４図の従来
装置と同様に、Ｓ　Ｂ　Ｉ　（５）からＢＲ倍信号１８
）が出力された後それがＢＲ倍信号１８ａ）としてＳ　
Ｂ　Ｃ（４）に伝えられ、第５図のタイミングチャート
に示すように動作する。

［発明の効果コ 以上詳細に説明したように本発明によれば、ＤＭＡ転送
時に、Ｉ１０バスとしてのローカルバス及びシステムバ
スの双方にバス使用要求信号を同時に出力して双方から
バス使用許可信号を得るようにしたので、従来Ｉ１０の
ＤＭＡ転送要求があってからシステムバスにメモリアド
レスが出力するまで’を十Ｔ’の時間（第５図参照）か
かっていたものが、“ｔ”時間（第３図参照）だけとな
り、“Ｔ”の時間分転送速度が速くなり、これによりシ
ステムのデータ転送能力の向上が図られている。

例えば、ハードディスクのような大容量のデータを転送
する場合や、一つのｌ１０Ｌか動作しない場合（例えば
、メモリの内容をバックアップするためにＨＤＤやＣＭ
Ｔ等へ書き込む場合）には、転送時間を短縮することが
可能となる。

なお、複数のＩｌｏを動作させる場合には、本発明の切
替手段を第１の回路に切替えて第２の回路を無効にし、
従来のデータ処理装置と同様な構成にすることにより、
他のＩｌｏの動作を妨たげないように動作させることも
できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデータ処理装置の構成
を示すブロック図、第２図は第１図の切替回路部の詳細
を示す回路構成図、第３図は第１図の装置の動作を示す
タイミングチャート、第４図は従来のデータ処理装置の
構成を示すブロック図、第５図は第４図の装置の動作を
示すタイミングチャートである。 図において、（２〉はＭＥＭ、（４）はＳＢＣ。 （３）　、　（５）はＳＢＩ、（６）はＤＭＡＣ，（７
）はＩｌｏ、　（２５）は切替回路部である。 ｔ７）替回路の構成図 第２図 、ｔ−発明の装置の１力イ午乞丁、すタイミンク−＋マ
ート第３図

Claims (1)

1. 【特許請求の範囲】 ＣＰＵと、ＤＭＡ制御装置によりＤＭＡ転送する入出力
   装置とが異ったローカルバスを介してシステムバスにそ
   れぞれ接続され、更に、該システムバスに記憶装置が接
   続され、該システムバスを制御するシステムバス制御手
   段及び該システムバスと該入出力装置のローカルバスを
   制御するローカルバス制御手段により制御して、該入出
   力装置及び該記憶装置を相互にアクセスできるようにし
   たデータ処理装置において、 前記ＤＭＡ制御装置からのバス使用要求信号をローカル
   バス制御手段に送出する第１の回路、並びに前記バス使
   用要求信号を前記システムバス制御手段及びローカルバ
   ス制御手段の双方に送出する第２の回路を有し、該第１
   の回路又は該第２の回路のいずれか一方に切替える切替
   手段と、所定の命令に基づいて前記切替手段を第１の回
   路から第２の回路に切替えさせる切替制御手段とを有す
   ることを特徴とするデータ処理装置。