JPH10188491A - Ｍｆｍ符号化回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な回路でデータをＭＦＭ符号化する。 【解決手段】 符号化される８ビットパラレルデータが
入力するマルチプレックス（ＭＰＸ）０〜７に夫々フリ
ップフロップ（ＦＦ）０〜７を直列に接続した各回路を
桁順に直列に接続したデータラッチ回路の後段にＦＦ
８，９及びＭＦＭデータ出力用ＭＰＸ８を接続し、ミッ
シングクロックを含む符号化されるデータが入力されて
いることを示すアドレスマーク信号が入力し、所定の条
件でクロック禁止信号を出力するミッシング制御回路１
１，所定の条件で前記クロックイネーブル信号を出力
し、前記クロック禁止信号が入力すると所定のタイミン
グで前記クロックイネーブル信号の出力を１クロック分
禁止するクロック制御回路１２で構成した。この符号化
回路によれば、ミッシングクロック付きＭＦＭ符号化デ
ータを出力することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、補助記憶装置の制
御装置におけるＭＦＭ符号化回路に関するものである。

【０００２】

【従来の技術】補助記憶装置へのデータ転送において、
そのデータがシリアル転送である場合、その記憶方式は
一般にＭＦＭ（Ｍｏｄｉｆｉｅｄ Ｆｒｅｑｕｅｎｃｙ
Ｍｏｄｕｌａｔｉｏｎ）が使われている場合がある。

【０００３】ＭＦＭ符号は図４に示すように、シリアル
データに同期をとるためのクロックを加えたものであ
る。ＭＦＭ符号の規則は次のとおりである。 （１）データがある場合（“１”のとき）、セル中央に
データ・ビットを出力する。

【０００４】（２）データがない場合（“０”のと
き）、直前のセルにもデータ・ビットがないときクロッ
クを出力する。

【０００５】補助記憶装置の制御装置は、このＭＦＭ符
号を用いてパラレルのデータをシリアルに変換してデー
タ転送を行う。また、補助記憶装置へのデータ転送には
アドレスマークと呼ばれるフィールドが存在する。これ
は図３に示すようにＭＦＭ符号では規則上ありえないミ
ミッシングクロックを含むデータＡ１のパターンであ
る。このアドレスマークを用いることによってそれに続
くフィールドがＩＤフィールドもしくはデータフィール
ドかを識別することができる。

【０００６】

【発明が解決しようとする課題】ところで、従来の補助
記憶装置の制御装置の８ビットパラレルデータのＭＦＭ
符号化には専用コントローラを使用するか、複雑な回路
を構成することによって実現してきた。

【０００７】本発明は、このような問題に鑑みてなされ
たものであり、非常に簡単な回路構成によって通常の８
ビットパラレルデータや場合によってはミッシングクロ
ックを含むデータＡ１をＭＦＭ符号化できるＭＦＭ符号
化回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明のＭＦＭ符号化回
路は、符号化される８ビットパラレルデータの各桁デー
タと符号化する８ビットパラレルデータをフリップフロ
ップへ入力させるローダ信号がそれぞれ入力する各マル
チプレクサにそれぞれクロックが入力するフリップフロ
ップを直列に接続した各回路をデータの桁順に直列に接
続してなるデータラッチ回路と、このデータラッチ回路
の後段にそれぞれクロックが入力する２個のフリップフ
ロップとクロック及びクロックイネーブル信号が入力す
るＭＦＭデータ出力用マルチプレックスを順次直列に接
続し、ミッシングクロックを含む符号化されるデータが
入力されていることを示すアドレスマークステート信号
が入力し、所定の条件でクロック発生信号を出力するミ
ッシングクロック制御回路と、所定の条件で前記クロッ
クイネーブル信号を出力し、前記クロック禁止信号が入
力すると所定のタイミングで前記クロックイネーブル信
号の出力を１クロック分禁止するクロック制御回路とか
らなるものである。

【０００９】

【発明の実施の形態】図１にＭＦＭ符号化回路を、図２
にそのタイミングチャートを示す。図１において、１は
ＭＦＭ符号化される８ビットパラレルデータのデータ信
号回路、２はＭＦＭデータの基準となる転送レートのク
ロック（ＣＬＫ）信号回路、３はＦＦ０〜ＦＦ７にラッ
チさせるデータを８クロック毎に“Ｈ”になりデータ信
号回路からの信号を入力させるか前段のフリップフロッ
プの出力を入力させるかをセレクトするためのロード
（ＬＯＡＤ）信号回路、４はＭＦＭ符号化させるデータ
Ａ１がアドレスマークであることを示すアドレスマーク
ステート（ＡＭ−ＳＴＡＴＥ）信号回路、ＭＰＸ０〜Ｍ
ＰＸ８はマルチプレクサ、ＦＦＯ〜ＦＦ１１はフリップ
フロップ、ＡＮＤ１〜ＡＮＤ５は論理積回路、ＩＮＶ１
は極性を反転させるインバータ、１１はミッシングクロ
ック（ＭＩＳＣＬＫ）制御回路、１２はクロック制御回
路を示す。

【００１０】

【表１】

【００１１】ＭＰＸ０〜ＭＰＸ７はそれぞれＤＡＴＡ０
〜ＤＡＴＡ７とＬＯＡＤ信号が入力して表１のＭＰＸ機
能で出力し、ＦＦ０〜ＦＦ７はそれぞれＭＰＸ０〜ＭＰ
Ｘ７の出力とＣＬＫが入力して表１のＦＦ機能でＤＡＴ
Ａ０〜ＤＡＴＡ７のラッチ信号Ｑ０〜Ｑ７を出力し、Ｆ
Ｆ８はＦＦ７の出力Ｑ７とＣＬＫが入力して表１のＦＦ
機能で出力Ｑ８を出力し、ＦＦ９はＦＦ８の出力Ｑ７と
ＣＬＫが入力すると表１のＦＦ機能で出力Ｑ９を出力す
るように接続される。

【００１２】ＡＮＤ１はＬＯＡＤ信号とＣＬＫ信号の論
理積を出力し、ＦＦ１０はＡＭ−ＳＴＡＴＥ信号とＡＮ
Ｄ１からの信号が入力し、表１のＦＦ機能で出力し、Ａ
ＮＤ２は上記出力Ｑ０〜Ｑ３を反転させその論理積を出
力し、ＡＮＤ３は上記出力Ｑ６とＱ４，Ｑ５，Ｑ７を反
転させた信号との論理積を出力し、ＡＮＤ４はＦＦ１
０，ＡＮＤ２，ＡＮＤ３の出力の論理積をとりＭＩＳＣ
ＬＫ出力信号を出力するように接続されている。

【００１３】また、ＡＮＤ５は上記出力Ｑ８，Ｑ９，Ｍ
ＩＳＣＬＫ信号を反転させその論理積を出力し、ＩＮＶ
１はＣＬＫ信号を反転させ、ＦＦ１１はＡＮＤ５とＩＮ
Ｖ１の出力が入力し、表１のＦＦ機能でＣＬＯＣＫ−Ｅ
ＮＡＢＬＥ信号（クロックビット出力許可信号）を出力
し、ＭＰＸ８はこのＣＬＯＣＫ−ＥＮＡＢＬＥ信号と上
記出力Ｑ９及びＣＬＫ信号が入力し、ＭＦＭデータを出
力するように接続されている。

【００１４】次にこの回路の動作について図２を用いて
説明する。まず、ミッシングクロックを含まないデータ
Ａ１（通常）、即ち、１０１００００１の８桁のデータ
をＭＦＭ符号化する場合について、Ｌ２時において、８
桁のデータがそれぞれＭＰＸ０〜ＭＰＸ７へ入力され、
ＣＬＫ信号の“Ｌ”から“Ｈ”への立ち上がり時におい
て、ＬＯＡＤ信号に“Ｈ”が入力されているならば、
“１”のデータが入力しているＭＰＸ０，ＭＰＸ５，Ｍ
ＰＸ７の出力が“Ｈ”となり、ＦＦ０，ＦＦ５，ＦＦ７
の出力Ｑ０，Ｑ５，Ｑ７は“Ｈ”となり、その他の出力
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ６は“Ｌ”となる。

【００１５】即ち、ＬＯＡＤ信号“Ｈ”時におけるＣＬ
Ｋ信号の立ち上がりでＦＦ０からＦＦ７にデータ信号回
路からの８ビットパラレルデータがラッチされる。一
方、ＭＦＭ符号化するデータがミッシングクロックを含
まないデータ、即ち、アドレスマークではないためＡＭ
−ＴＡＴＥ信号には“Ｌ”が入力されている。ＦＦ０〜
ＦＦ６の出力がそれぞれＭＰＸ１〜ＭＰＸ７に接続さ
れ、ＭＰＸ１〜ＭＰＸ７の出力がＦＦ１〜ＦＦ７に接続
され、ＦＦ７の出力がＦＦ８に接続され、ＦＦ８の出力
がＦＦ９に接続されているので、Ｌ２以降ＬＯＡＤ信号
が“Ｌ”であるならばＭＰＸ０〜ＭＰＸ７はＢ入力から
の信号を出力するため、ＦＦ０〜ＦＦ９はシフトレジス
タとして機能する。

【００１６】Ｌ２のＣＬＫ信号の“Ｌ”から“Ｈ”への
立ち上がり時において“１”が入力されているＦＦ０の
出力は“Ｈ”となり、Ｌ２以降ＬＯＡＤ信号には“Ｌ”
が入力されているため、ＣＬＫ信号が“Ｌ”から“Ｈ”
への立ち上がりでＦＦ０の出力がＦＦ１にラッチされ
（矢印ア）、次のＣＬＫ信号の“Ｌ”から“Ｈ”への立
ち上がりでＦＦ１の出力がＦＦ２にラッチされ（矢印
イ）、以降ＣＬＫ信号の“Ｌ”から“Ｈ”への立ち上が
り毎に次々とラッチ、即ち、シフトされる（矢印ウ〜
ケ）。同様にＬ２時においてラッチされた他のそれぞれ
のデータについてもＬ２以降ＣＬＫ信号の“Ｌ”から
“Ｈ”への立ち上がり毎に次々とシフトされる。

【００１７】一方、Ｌ２時においてＡＭ−ＳＴＡＴＥ信
号には“Ｌ”が入力されているためミッシングクロック
制御回路１１の出力のＭＩＳＣＬＫ信号は“Ｌ”とな
る。また、クロック制御回路１２のＦＦ１１はＡＮＤ５
の出力が“Ｈ”、ＩＮＶ１の出力が“Ｌ”から“Ｈ”へ
立ち上がるとき、即ち、ＦＦ８，ＦＦ９の出力の出力Ｑ
８，Ｑ９および、ＡＮＤ４からのＭＩＳＣＬＫが全て
“Ｌ”で且つＣＬＫ信号が“Ｈ”から“Ｌ”へ立ち上が
るときにＣＬＯＣＫ−ＥＮＡＢＬＥ信号を出力する。

【００１８】ＭＰＸ８はＣＬＫ信号が“Ｈ”のときＣＬ
ＯＣＫ−ＥＮＡＢＬＥ信号の出力を、ＣＬＫ信号が
“Ｌ”のときＦＦ９の出力Ｑ９を出力する。これにより
ＭＦＭ符号化データＡ１がＭＰＸ８から出力される。図
２に示されるミッシングクロックを含まない他のデータ
４Ｅ，０Ａ，Ｃ３，５Ａは、上記の場合と同様にＭＦＭ
符号化データとしてＭＰＸ８から出力される。

【００１９】次に、アドレスマーク即ちミッシングクロ
ックを含むデータＡ１の場合は、Ｌ３時において、８桁
の各データがＦＦ０からＦＦ７へラッチされると同時
に、ＡＭ−ＳＴＡＴＥ信号に“Ｈ”が入力されているた
めＦＦ１０には“Ｈ”がラッチされそれぞれ出力され
る。Ｌ３以降、ＣＬＫ信号が“Ｌ”から“Ｈ”への立ち
上がる毎に、同期と同様にＦＦ０〜ＦＦ９にはラッチさ
れだデータが次々とシフトされる。

【００２０】ただし、ミッシングクロック制御回路１１
では、Ｌ３より６ＣＬＫ後のＣＬＫ信号の“Ｌ”から
“Ｈ”の立ち上がりのとき、ＦＦ１０の出力は“Ｈ”
で、Ｑ０〜Ｑ５、Ｑ７が“Ｌ”で、Ｑ６が“Ｈ”である
ため、ＡＮＤ４の出力であるＭＩＳＣＬＫ信号は“Ｈ”
となり、（）、ＡＮＤ５への入力がＱ８、Ｑ９がとも
に“Ｌ”であってもＭＩＳＣＬＫ信号が“Ｈ”であるた
め、ＡＮＤ５の出力は“Ｌ”となる。

【００２１】そして、次のＩＮＶの出力が“Ｌ”から
“Ｈ”への立ち上がり時においてＦＦ１１には、“Ｌ”
が入力されているためＦＦ１１の出力のＣＬＯＣＫ−Ｅ
ＮＡＢＬＥ信号は“Ｌ”となる（））。そのため、Ｍ
ＰＸ８は次のＣＬＫ信号が“Ｈ”の期間中、“Ｌ”が出
力され（）、ミッシングクロックとなり出力される。
以上が上記ミッシングクロックを含まないデータのＭＦ
Ｍ符号化と異なる点である。

【００２２】

【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。

【００２３】（１）ＭＦＭ符号化回路によって簡単な回
路構成で８ビットパラレルデータをＭＦＭ符号化するこ
とができる。

【００２４】（２）アドレスマークを出力する際は８ビ
ットパラレルデータにＡ１を、アドレスステート信号に
“Ｈ”を入力することによってミッシングクロック付き
ＭＦＭ符号化データを出力することができる。

【図面の簡単な説明】

【図１】本発明にかかるＭＦＭ符号化回路例を示すブロ
ック図。

【図２】同回路の動作を説明するタイミングチャート。

【図３】ミッシングクロック説明図。

【図４】ＭＦＭ符号説明図。

【符号の説明】

ＭＰＸ０からＭＰＸ８…マルチプレックス ＦＦ０〜ＦＦ１１…フリップフロップ １…符号化されるデータ（ＤＡＴＡ）回路 ２…クロック（ＣＬＫ）信号回路 ３…ロード（ＲＯＡＤ）信号回路 １１…ミッシングクロック（ＭＩＳＣＬＫ）制御回路 １２…クロック制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 符号化される８ビットパラレルデータの
   各桁データと符号化する８ビットパラレルデータをフリ
   ップフロップへ入力させるローダ信号がそれぞれ入力す
   る各マルチプレクサにそれぞれクロックが入力するフリ
   ップフロップを直列に接続した各回路をデータの桁順に
   直列に接続してなるデータラッチ回路と、 このデータラッチ回路の後段にそれぞれクロックが入力
   する２個のフリップフロップとクロック及びクロックイ
   ネーブル信号が入力するＭＦＭデータ出力用マルチプレ
   ックスを順次直列に接続し、 ミッシングクロックを含む符号化される８ビットパラレ
   ルデータが入力されていることを示すアドレスマークス
   テート信号が入力し、所定の条件でクロック禁止信号を
   出力するミッシングクロック制御回路と、 所定の条件で前記クロックイネーブル信号を出力し、前
   記クロック禁止信号が入力すると所定のタイミングで前
   記クロックイネーブル信号の出力を１クロック分禁止す
   るクロック制御回路と、 からなることを特徴とするＭＦＭ符号化回路。