JPH0325785A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は過去の履歴によって記憶素子に対する適切な
読出し・書込みの制御を行なうことのできる記憶装置に
関するものである． ［従来の技術］ 大容量ではあるが、低速な記憶素子を効率的に使用する
ために、小容量・高速な記憶素子を利用する記憶装置が
提案されている。第４図は例えばｒＭｃ６８０２０ユー
ザーズ　マニュアルＪ　　（ＣＱ出版社，昭和６２年６
月１日）８９ページに示された従来の記憶装置のブロッ
ク図を簡略化したものであり、１はアクセス制御信号、
２は番地入力、３はデータ線、４は記憶装置の内容の一
部を持つデータメモリ、５はデータメモリ４に対応した
記憶番地を保持するタグメモリ、７は現在の番地人力２
とタグメモリ５の内容とを比較する比較回路、８は記憶
素子６，タグメモリ５，データメモリ４の制御をする制
御回路、６は記憶素子である． 本従来装置は外部から与えられるアクセス制御信号ｌ．
番地人力２に基づいて動作し、データ線３を通じてデー
タのやりとりをする。アクセス制御信号１によって動作
を開始されると、番地人力２とタグメモリ５の内容とが
比較回路７によって比較される．比較回路７が一致を示
し、記憶素子６の内容のうち番地人力２に対応するデー
タがデータメモリ４にすでにコピーされているならば、
記憶装置はこのデータメモリ４に対して読出しまたは書
込みの動作を行ない、記憶素子６に対しては何も操作し
ない。また、比較回路７が不一致を示すならば、記憶素
子６の内容のうち番地人力２に対応するデータはまだデ
ータメモリ４に記憶されていないので、制御回路８は記
憶素子６に対して番地出力１０，制御出力１１を出力す
ることにより、アクセス制御信号１に従った読出し・書
込みの動作を行ない、同時にこのデータを記憶すべく、
タグメモリ５とデータメモリ４を更新する。

〔発明が解決しようとする課題〕

従来の記憶装置は上記のように高速なタグメモリとデー
タメモリを必要とし、部品点数が増えるという問題点が
あった。また、タグメモリ．データメモリを複数セット
持つ場合、相互間での矛盾の発生を防ぐ手段を付加する
必要があった。さらに、記憶素子を除く上記装置を１チ
ップの半導体素子にまとめる場合、素子の大きさ等の制
限からタグメモリとデータメモリの容量の十分な確保が
困難であるという問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、従来の記憶装置で用いられていたタグメモリ
やデータメモリ等の高速記憶素子を削除できるとともに
、大容量・低速の記憶素子を効果的に使用できる記憶装
置を得ることを目的とする． 〔実施例〕 以下、この発明の一実施例を図について説明する． 第１図はこの発明の一実施例による記憶装置のブロック
図である。この図において１〜３．６，１０．１１は第
４図に示した従来装置と同一のものを示す。９は前回の
アクセスでの番地を保持する履歴レジスタ、７は履歴レ
ジスタ９の番地と現在の番地人力２との比較を行なう比
較回路、８はその比較結果に基づいて記憶素子６を制御
するための制御回路である．ここで記憶素子６は番地を
行・列の２回に分けて与えるダイナミック型の続出し・
書込み半導体メモリ（以下ＤＲＡＭと略称）により構或
され、行番地が同一な場合、列番地のみの変更でアクセ
スできる高速アクセスモード（ベージモード）を持つも
のとする． 上記履歴レジスタ９は前回アクセスの行番地（前回行番
地）９ａと、これが現在有効であることを示す有効ビッ
ト９ｂとにより構戒される．有効ビッｌ−９ｂは装置の
電源投入後、最初のアクセスが行われるまでに前回行番
地９ａｒ無効」を示すように初期化する手段を有する．
番地人力２はその一部にＤＲＡＭの行番地になる或分（
現在行番地）２ａと、列番地になる或分（現在列番地）
２ｂを含む。

第２図は上記実施例による記憶装置の動作を示すフロー
チャートである。第３図は比較回路７の実現例を示す論
理回路図である。

次に、本実施例による記憶装置の動作について説明する
。アクセス制御信号（アクセス指示信号）１と番地人力
２が与えられ、記憶装置に対するアクセスが開始される
と、履歴レジスタ９中の前回行番地９ａと、番地人力２
中の現在行番地２ａとが比較回路７により比較される。

第３図からも示されるように、有効ビッｌ−９ｂが前回
行番地９ａが無効であることを示すか、あるいは現在行
番地２ａと前回行番地９ａとが等しくない場合には、比
較回路７は「不一致」を出力する．一方、有効ビット９
ｂが前回行番地９ａ有効を示し、かつ前回行番地９ａと
現在行番地２ａとが等しいときには、比較回路７は「一
致ｊを出力する．比較結果７が「一致」を示したとき、
記憶素子６に対する行番地は前回のものと同一であり、
新たにこれを発行する必要はない．そこで、この場合は
列番地２ｂのみを発行することにより、ＤＲＡＭ６の高
速アクセスモードを用いて高速にアクセスを終了するこ
とができる。

比較結果が「不一致」のときには、ＤＲＡＭ６を一旦プ
リチャージ状態にしたのち、通常のアクセスと同様に行
番地２ａ，列番地２ｂを順に送り、アクセス制御信号１
に従った所定のアクセスを行なう。

このような本実施例では、大容量・低速の記憶素子を用
いた記憶装置において、過去のアクセス履歴を保持し、
素子に最適な制御を与えるように構威したため、高速な
記憶素子の追加なしに素子を高速・効率的に使用するこ
とができる。

また、従来装置のようにデータをコピーする機能を持た
ないため、本記憶装置を並列に配するだけで複数セット
の記憶素子に対応でき、データメモリ相互間でのデータ
の矛盾の防止などのために従来装置で必要とされた複雑
な制御機構を不要にすることができる。

また同様に本記憶装置を必要数だけ接続することにより
、記憶容量を自由に設定・変更することができる。

なお、上記実施例では記憶素子６としてＤＲＡＭを用い
たものを示したが、本発明は他の形式の半導体メモリに
も適応可能であり、またディスク装置など他の形式の記
憶媒体を用いた記憶素子に適用することも可能である。

また、上記実施例では記憶素子６に個別部品を用いるご
とくの表現をしているが、これはＬＳＩ化等の手段によ
り上記実施例の一部または全体を一−−′フの記憶素子
としてまとめることも可能である．さらに上記実施例で
は履歴レジスタ９，制御回路８，ならびに記憶素子６を
ｌセットずつ用いたものを示したが、これらを複数セッ
ト設けることも可能である。

〔発明の効果］ 以上のように、この発明によれば、大容量・低速の記憶
素子を用いた記憶装置において、過去のアクセス履歴を
保持し、現在の入力番地とこの履歴レジスタの内容とを
比較することにより、素子に最適な制御を与えるように
構威したため、高速な記憶素子の追加なしに素子を高速
・効率的に使用できる効果がある． また、本発明による記憶装置を並列に配するだけで複数
セットの記憶素子に対応でき、データメモリ相互間での
データの矛盾の防止などのために従来装置で必要とされ
た複雑な制御機構を不要にでき、さらに本記憶装置を必
要数だけ接続することにより、記憶容量の自由な設定・
変更ができる効果がある．

【図面の簡単な説明】

第ｉ図はこの発明の一実施例による記憶装置のブロック
図、第２図はその動作を示すフローチャート図、第３図
は比較回路の実現例を示す論理回路図、第４図は従来の
記憶装置のブロック図である。 図において、１はアクセス制御信号、２は番地人力、２
ａは現在行番地、２ｂは現在列番地、３はデータ線、４
はデータメモリ、５はタグメモリ、６は記憶素子、７は
比較回路、８は制御回路、９は履歴レジスタ、９ａは前
回行番地、９ｂば有効ビン１・、ｌＯは番地出力、１１
は制御出力である．なお図中同一符号は同一又は相当部
分を示す。 第１図

Claims (1)

【特許請求の範囲】
1. （１）以前に行われたアクセスの履歴を保持する履歴レ
   ジスタと、 現在の入力番地とこの履歴レジスタの内容とを比較する
   比較手段と、 上記比較結果に基づいて記憶素子を制御する制御手段と
   を備えたことを特徴とする記憶装置。