JPH0736736A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 分岐命令があった場合にもその動作の確認を
行うことができるマイクロプロセッサを実現すること。 【構成】 命令コードのアドレスを出力するアドレス指
定手段と、ｎ×ｍビットの幅を持ち、ｎ個のｍビット長
命令を同時に取り込むことができる命令コード入力手段
と、前記命令コード入力手段により同時に取り込まれた
ｎ個の命令のうちの一つを特定する分岐先命令通知手段
を有し、実行しているプログラムの分岐先命令を取り込
む場合に、分岐先の命令アドレスを前記アドレス指定手
段と前記分岐先命令通知手段により外部に通知すること
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
にトレース装置により動作が監視されるマイクロプロセ
ッサに関する。

【０００２】

【従来の技術】マイクロプロセッサなどの情報処理装置
のプログラムをデバッグする際、そのデバッグ効率を上
げるため、プログラムの実行をトレースする装置を用い
ることがある。これは、マイクロプロセッサが命令を実
行する場合には必ずその命令を主記憶から取り込むこと
（命令フェッチ）を利用し、主記憶に対するアドレス指
定と命令取り込みのステータス信号を監視して命令の動
的な実行順序を出力するものである（ただし、キャッシ
ュメモリを使ったシステムの場合は命令アドレスが主記
憶に対して出力されない場合もあるため、ここではキャ
ッシュメモリを使わないシステムを考える）。

【０００３】また、主記憶から取り込む効率を上げるた
め、一度に複数の命令をフェッチしてマイクロプロセッ
サの性能を向上させる手法がある。例えば、データバス
が３２ビットのマイクロプロセッサの場合、一つの命令
の長さを３２ビットにすると一回の命令フェッチで一つ
の命令しか取り込めないが、命令の長さを１６ビットに
すれば一回の命令フェッチで二つの命令を取り込めるこ
とになり、命令フェッチの効率が上がる。

【０００４】ところが、前記の命令フェッチを使ったト
レース装置をこのような一度に複数の命令をフェッチす
るプロセッサに応用しようとした場合には問題点が発生
する。

【０００５】この問題点について従来例を用いて以下に
説明する。

【０００６】図４は従来のマイクロプロセッサにトレー
ス装置を接続した例を示す図である。図中、４０１はマ
イクロプロセッサ（以下ＭＰＵと呼ぶ）、４０２は主記
隠装置（以下メモリと呼ぶ）、４０３はトレース装置、
４０４は３０ビット幅のアドレスバス、４０５は３２ビ
ット幅のデータバス、４０６はＭＰＵ４０１がバスサイ
クルを発行していることを示すＢＵＳＣＹ信号、４０７
はＭＰＵ４０１が出力しているバスサイクルの種類を示
すＢＵＳＳＴ信号、４０８はＭＰＵ４０１が出力してい
るバスサイクルが読み出しであるか書き込みであるかを
示すＲ／Ｗ信号である。

【０００７】ＭＰＵ４０１がメモリ４０２に格納されて
いる命令やデータを読み出し、もしくは書き込むため
に、アドレスバス４０４に目的のアドレスを乗せ、メモ
リ４０２がデータバス４０５に乗せた読み出しデータを
ＭＰＵ４０１に取り込み、またはメモリ４０２に書き込
むデータをデータバス４０５に乗せることを、バスサイ
クルを発行するという。

【０００８】本従来例のシステムではＢＵＳＣＹ信号４
０６が１を出力している期間、バスサイクルが有効であ
る。

【０００９】また、発行しているバスサイクルが命令フ
ェッチのためのものかデータアクセスのためのものかを
区別するためにＢＵＳＣＹ信号４０６に同期して変化す
るＢＵＳＳＴ信号４０７を用いる。ＢＵＳＳＴ信号４０
７が０の場合はそのバスサイクルがデータアクセスのた
めのものであることを示し、１の場合は命令フェッチの
ためのものであることを示す。

【００１０】さらに、バスサイクルがデータアクセスの
場合に読み出しか書き込みかを区別するため、ＭＰＵ４
０１はＲ／Ｗ信号４０８を出力する。Ｒ／Ｗ信号４０８
が０の場合は書き込みを示し、１の場合は読み出しを示
す。

【００１１】本従来例のシステムは１バイトごとにアド
レスが割り振られるバイトアドレッシングであり、３２
ビットのアドレスによる４Ｇバイトのアドレス空間を持
つ。ただし、データバス４０５は３２ビット幅あるた
め、一度に４バイトのデータをアクセスすることにな
る。よって３２ビットアドレスの下位２ビットはメモリ
４０２に対して指定する必要がないため、アドレスバス
４０４は３０ビット幅となっている。以降、４バイトの
データをひとまとめにしたものをワードデータと呼ぶ。
また、［0000 0004H］，［1234 5678H］，［FFFF FFFC
H］など、４の倍数になるアドレスをワード境界アドレ
ス、［9876 5432H］，［0000 ABCEH］など、アドレスが
４の倍数＋２になるアドレスをハーフワード境界アドレ
スと呼ぶ。

【００１２】ＭＰＵ４０１が出力する命令は１６ビット
固定長である。これに対し、データバス４０５は３２ビ
ット幅であるため、１回の命令フェッチで二つの命令を
同時にＭＰＵ４０１に取り込むことができる。

【００１３】トレース装置４０３はＭＰＵ４０１が出力
するアドレスバス４０４，ＢＵＳＣＹ信号４０６，ＢＵ
ＳＳＴ信号４０７を監視し、命令フェッチバスサイクル
の有無から命令がどのような順序でＭＰＵ４０１により
実行されているかを検出する付加装置である。

【００１４】このようなマイクロプロセッサシステム
が、図５に示すプログラムを実行した場合の動作を図６
および図７に示す。

【００１５】まず、図５のプログラムについて説明す
る。

【００１６】このプログラムはレジスタの内容により複
数の分岐先へ分岐させるマルチウェイブランチの例であ
る。

【００１７】あらかじめレジスタｒ１に入れられた０か
ら３までの値により、［0000 0000H］番地，［0000 000
2H］番地，［0000 0004H］番地，［0000 0006H］番地の
いずれかに分岐する。

【００１８】まず［0000 0100H］番地の［mov #2,r2］
命令により、レジスタｒ２に定数２が代入される。続い
て［0000 0102H］番地の［mul r1,r2］命令により、レ
ジスタｒ１とレジスタｒ２の乗算が行われ、結果がレジ
スタｒ２に格納される。ここではレジスタｒ２は定数２
であるため、レジスタｒ１の内容が二倍されてレジスタ
ｒ２に入ることになる。

【００１９】この乗算により分岐先のアドレスが計算さ
れ、［0000 0104H］番地の［jmp [r2]］命令により、レ
ジスタｒ２が示すアドレスへ分岐する。レジスタｒ１の
内容が０だった場合には［0000 0000H］番地，１だった
場合には［0000 0002H］番地，というように複数の分岐
先への分岐が一つの分岐命令で実現される。

【００２０】このプログラムを図４に示した装置で実行
する場合、一つの命令フェッチに二つの命令が含まれる
ため、分岐が発生した場合に外部からのバスサイクル観
測だけでは分岐先としてどちらの命令が実行されたかを
特定できないという問題点がある。この問題点について
図６および図７を用いて以下に説明する。

【００２１】外部から観測できる命令フェッチバスサイ
クルと、内部の命令実行とを時間順に並べて図示したも
のが図６と図７である。

【００２２】まず、レジスタｒ１の値が０だった場合の
動作を図６に示す。

【００２３】図５に示したプログラムにおける［0000 0
100H］番地の［mov #2,r2］命令を実行するため、まず
ＭＰＵ４０１は、［0000 0100H］番地から［0000 0103
H］番地までの４バイトを命令フェッチバスサイクルを
発行してメモリ４０２から取り込む（５０１）。一つの
命令の長さは１６ビットであるため、この４バイトには
二つ分の命令が含まれている。よってＭＰＵ４０１の内
部では［0000 0100H］番地の［mov #2,r2］命令と［000
0 0102H］番地の［mul r1,r2］命令が続けて実行される
（５０２，５０３）。図６に示すレジスタｒ１の初期値
は０であるため、乗算後のレジスタｒ２の値も０であ
る。

【００２４】次に、ＭＰＵ４０１は［0000 0104H］番地
の［jmp [r2]］命令を実行するため、［0000 0104H］番
地から［0000 0107H］番地までの４バイトをフェッチす
る（５０４）。この４バイトにも二つの命令が含まれて
いるが、一つ目の命令が無条件分岐命令であるため、二
つ目のｎｏｐ命令は実行されることなく読み捨てられ
る。

【００２５】レジスタｒ２が０であるため、［jmp [r
2]］命令の実行によりプログラムの実行は［0000 0000
H］番地へ分岐する（５０５）。ＭＰＵ４０１は［0000
0000H］番地にある［命令Ａ］を実行するため、［0000
0000H］番地から［0000 0003H］番地までの４バイトを
フェッチする（５０６）。［命令Ａ］と［命令Ｂ］が連
続して実行された後（５０７，５０８）、再び命令フェ
ッチにより二命令を取り込み、連続して実行する、とい
う動作を繰り返す。

【００２６】次にレジスタｒ１の内容が１だった場合の
動作を図７に示す。

【００２７】［0000 0104H］番地の［jmp [r2]］命令を
実行するところまでは図６と同様であるが、レジスタｎ
の初期値が１であるため、乗算結果であるレジスタｒ２
の値は２となっており、［jmp [r2]］命令の分岐先は
［0000 0002H］番地になる。

【００２８】ＭＰＵ４０１は［0000 0002H］番地にある
［命令Ｂ］を実行するため、［命令Ｂ］が格納されてい
るアドレスをフェッチしようとする。ところがＭＰＵ４
０１は３２ビットバスで二命令を同時に取り込むため、
［命令Ｂ］は［命令Ａ］と共に［0000 0000H］番地から
［0000 0003H］番地までの４バイトに対する命令フェッ
チで取り込まれ、［命令Ａ］は読み捨てられることにな
る（５１６）。

【００２９】この命令フェッチの後［命令Ｂ］が実行さ
れ（５１８）、以降は図６と同様に命令フェッチにより
二命令を取り込み、連続して実行する、という動作を繰
り返す。

【００３０】ここでトレース装置４０３による命令実行
トレースに問題が発生する。図６と図７からわかるよう
に、これら二つの例では内部動作が異なるにも関わらず
命令フェッチバスサイクルはまったく同じように発行さ
れている。トレース装置４０３は命令フェッチバスサイ
クルに基づいて実行命令の順序を決めるため、図６また
は図７のバスサイクル列だけでは［0000 0000H］番地に
ある［命令Ａ］が実行されたか否かが判定できない。

【００３１】

【発明が解決しようとする課題】命令フェッチバスサイ
クルを外部から監視することにより命令実行順序を出力
するトレース装置を、１バスサイクルで複数の命令を取
り込むマイクロプロセッサに用いた場合には、取り込ま
れた命令をすべて実行するのか一部を実行するのかをバ
スサイクルだけでは判断できないため、分岐命令の正確
なトレースが不可能になってしまい、マイクロプロセッ
サの動作の監視をトレース装置が正確に行うことができ
ないよいう問題点がある。

【００３２】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、分岐命令があ
った場合にもその動作の確認を行うことができるマイク
ロプロセッサを実現することを目的とする。

【００３３】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、命令コードのアドレスを出力するアドレス指定
手段と、ｎ×ｍビットの幅を持ち、ｎ個のｍビット長命
令を同時に取り込むことができる命令コード入力手段
と、前記コード入力手段により同時に取り込まれたｎ個
の命令のうちの一つを特定する分岐先命令通知手段を有
している。

【００３４】

【作用】命令フェッチにより読み出された複数の命令の
うち、どの命令に対して分岐したかを通知するための信
号がマイクロプロセッサからトレース装置に出力される
ので、１バスサイクルで複数の命令を取り込むマイクロ
プロセッサの命令トレースが可能となる。

【００３５】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００３６】図１は本発明の一実施例のマイクロプロセ
ッサにトレース装置を接続した例を示す図である。

【００３７】図中、１０１はマイクロプロセッサ（以下
ＭＰＵと呼ぶ）、１０２は主記憶装置（以下メモリと呼
ぶ）、１０３はトレース装置、１０４は３０ビット幅の
アドレスバス、１０５は３２ビット幅のデータバス、１
０６はＭＰＵ４０１がバスサイクルを発行していること
を示すＢＵＳＣＹ信号、１０７はＭＰＵ４０１が発行し
ているバスサイクルの種類を示すＢＵＳＳＴ信号、１０
８はＭＰＵ４０１が発行しているバスサイクルが読み出
しであるか書き込みであるかを示すＲ／Ｗ信号、１０９
はハーフワード境界に分岐が発生したことをトレース装
置に通知するＨＷＪＭＰ信号である。

【００３８】メモリ１０２、アドレスバス１０４、デー
タバス１０５、ＢＵＳＣＹ信号１０６、ＢＵＳＳＳＴ信
号１０７およびＲ／Ｗ信号１０８までの構成要素はそれ
ぞれ図４に示した従来例におけるメモリ４０２、アドレ
スバス４０４、データバス４０５、ＢＵＳＣＹ信号４０
６、ＢＵＳＳＳＴ信号４０７およびＲ／Ｗ信号４０８と
同様であるため、説明を省略する。

【００３９】本実施例におけるＭＰＵ１０１が出力する
ＨＷＪＭＰ信号１０９は、分岐により命令フェッチが発
生した場合に分岐先により異なるものであり、その分岐
先がワード境界である場合には０、分岐先がハーフワー
ド境界である場合には１が出力され、その出力タイミン
グはＢＵＳＣＹ信号１０６と同じタイミングで出力され
る。

【００４０】このようなマイクロプロセッサシステム
が、従来例の場合と同様に図５に示すプログラムを実行
した場合の動作を図２および図３に示す。

【００４１】図５のプログラムについては、従来例で引
用したものと同じであり、従来例の項の中で説明してい
るため、ここでは説明を省略する。

【００４２】このプログラムを図１に示した装置で実行
する場合、ハーフワード境界への分岐を示すＨＷＪＭＰ
信号１０９により、トレース装置１０３はフェッチされ
たワード中に含まれる二つの命令のうち、どちらに分岐
したかを特定することができる。

【００４３】外部から観測できる命令フェッチバスサイ
クルと、レジスタｒ１の値が０および１である場合の内
部の命令実行とを時間順に並べてそれぞれ図示したもの
が図２および図３である。

【００４４】まず、レジスタｒ１の値が０だった場合の
動作を図２を参照して説明する。

【００４５】図５のプログラムにおける［0000 0100H］
番地の［mov #2,r2］命令を実行するため、まずＭＰＵ
１０１は［0000 0100H］番地から［0000 0103H］番地ま
での４バイトを命令フェッチバスサイクルを発行してメ
モリ１０２から取り込む（３０１）。一つの命令の長さ
は１６ビットであるため、この４バイトには二つ分の命
令が含まれている。よってＭＰＵ１０１の内部では［00
00 0100H］番地の［mov #2,r2］命令と［0000 0102H］
番地の［mul r1,r2］命令が続けて実行される（３０
２，３０３）。図２に示した例ではレジスタｒ２の初期
値は０であるため、乗算後のレジスタｒ２の値も０であ
る。

【００４６】次に、ＭＰＵ１０１は［0000 0104H］番地
の［jmp [r2]］命令を実行するため、［0000 0104H］番
地から［0000 0107H］番地までの４バイトをフェッチす
る（３０４）。この４バイトにも二つの命令が含まれて
いるが、一つ目のの命令が無条件分岐命令であるため、
二つ目のｎｏｐ命令は実行されることなく読み捨てられ
る。

【００４７】この後、レジスタｒ２が０であるため、
［jmp [r2]］命令の実行によりプログラムの実行は［00
00 0000H］番地へ分岐する（３０５）。ＭＰＵ１０１は
［00000000H］番地にある［命令Ａ］を実行するため、
［0000 0000H］番地から［00000003H］番地までの４バ
イトをフェッチする（３０６）。

【００４８】ここで、［jmp [r2]］命令による分岐先が
ハーフワード境界ではなく、ワード境界であるため、Ｈ
ＷＪＭＰ信号１０９はＢＵＳＣＹ信号１０６，ＢＵＳＳ
Ｔ信号１０７と同じタイミングで０を出力する（３０
９）。この出力がアドレスバス１０４に乗ったフェッチ
アドレスと共にトレース装置１０３に入力され、トレー
ス装置１０３はその命令フェッチにより取り込まれた命
令がすべて実行されることを認識する。

【００４９】ＭＰＵ１０１では［命令Ａ］と［命令Ｂ］
が連続して実行された後（３０７，３０８）、再び命令
フェッチにより二命令を取り込み、連続して実行すると
いう動作を繰り返す。

【００５０】次に、レジスタｒの内容が１だった場合の
動作を図３を参照して説明する。

【００５１】［0000 0104H］番地の［jmp [r2]］命令を
実行するところまでは図２に示した場合と同様である
が、レジスタｒ２の初期値が１であるため、乗算結果で
あるレジスタ越の値は２となっており、［jmp [r2]］命
令の分岐先は［0000 0002H］番地になる。

【００５２】ＭＰＵ１０１は、［0000 0002H］番地にあ
る［命令Ｂ］を実行するため、［命令Ｂ］が格納されて
いるアドレスをフェッチしようとする。ところがＭＰＵ
１０１は３２ビットバスで二命令を同時に取り込むた
め、［命令Ｂ］は［命令Ａ］と共に［0000 0000H］番地
から［0000 0003H］番地までの４バイトに対する命令フ
ェッチで取り込まれ、［命令Ａ］は読み捨てられること
になる（３１６）。

【００５３】ここで、［jmp [r2]］命令による分岐先が
ハーフワード境界であるため、ＨＷＪＭＰ信号１０９は
ＢＵＳＣＹ信号１０６，ＢＵＳＳＴ信号１０７と同じタ
イミングで１を出力する（３１９）。この出力がアドレ
スバス１０４に乗ったフェッチアドレスと共にトレース
装置１０３に入力され、トレース装置１０３はその命令
フェッチにより取り込まれた命令のうち、［0000 0000
H］番地にある［命令Ａ］はＭＰＵ１０１において実行
されないことを認識する。

【００５４】上記の命令フェッチの後、［命令Ｂ］が実
行され（３１８）、以降は図２と同様に命令フェッチに
より二命令を取り込み、連続して実行する、という動作
を繰り返す。

【００５５】このように、ＨＷＪＭＰ信号１０９を追加
することにより、バスサイクルのみではまったく同じ動
きとなるワード境界への分岐とハーフワード境界への分
岐を、 トレース装置１０３が区別できるようになり、
正確な命令トレースが可能になる。

【００５６】なお、上述した実施例では、アドレスを３
２ビットのものとし、命令が１６ビット固定長のもので
あるため、ＨＷＪＭＰ信号１０９に要求される出力内容
は分岐先がワード境界領域か、または、ハーフワード境
界領域であるかの二通りとなり、増加する信号線の数は
１本である。

【００５７】また、アドレスが６４ビットのものであ
り、命令が１６ビット固定長のものでであっても、ＨＷ
ＪＭＰ信号１０９を出力するために増加する信号線の数
は２本であり、本発明を実施した場合に装置を構成する
ためにかかる負担は極めて低いものとなっている。

【００５８】

【発明の効果】本発明は以上示したように構成されてい
るので、以下に記載するような効果を奏する。

【００５９】一バスサイクルで複数の命令を取り込むマ
イクロプロセッサの命令実行をトレースする場合に、取
り込まれた命令をすべて実行するのか一部を実行するの
かを、ＨＷＪＭＰ信号をバスサイクル情報と共に出力さ
れるため、動作を確認するトレース装置が正確に分岐命
令をトレースすることができ、精度の高い動作確認を行
うことができる効果がある。

【図面の簡単な説明】

【図１】トレース装置が接続された本発明の一実施例の
構成を示す図である。

【図２】図１に示した実施例の動作を示す図である。

【図３】図１に示した実施例の動作を示す図である。

【図４】トレース装置が接続された従来例の構成を示す
図である。

【図５】図４に示した装置が実行するプログラムの一例
を示す図である。

【図６】従来例の動作を示す図である。

【図７】従来例の動作を示す図である。

【符号の説明】

１０１ ＭＰＵ １０２ メモリ １０３ トレース装置 １０４ アドレスバス １０５ データバス １０６ ＢＵＳＣＹ信号 １０７ ＢＵＳＳＴ信号 １０８ Ｒ／Ｗ信号 １０９ ＨＷＪＭＰ信号

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【手続補正書】

【提出日】平成５年１１月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims (1)

【特許請求の範囲】
1. 【請求項１】 命令コードのアドレスを出力するアドレ
   ス指定手段と、 ｎ×ｍビットの幅を持ち、ｎ個のｍビット長命令を同時
   に取り込むことができる命令コード入力手段と、 前記命令コード入力手段により同時に取り込まれたｎ個
   の命令のうちの一つを特定する分岐先命令通知手段を有
   し、 実行しているプログラムの分岐先命令を取り込む場合
   に、分岐先の命令アドレスを前記アドレス指定手段と前
   記分岐先命令通知手段により外部に通知することを特徴
   とするマイクロプロセッサ。