JPH03263326A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関し、特に短納期のゲ
ートアレーなとＡＳＩＣデバイスの製造方法に関するも
のである。

（ロ）従来の技術 一般に、半導体装置を高集積化するために、１層の配線
だけては限界が有り、２層の配線が使われて来ている。

このような半導体装置は、第１の配線パターンを形成後
、その上に絶縁膜を堆積し、その膜にビアホールを開口
し、その上に、第２の配線パターンが形成されていた。

すなわち、第７図において、まず、Ｓｉ基板２１上に絶
縁膜２２、Ａ１・Ｓｉ膜２３を順次積層し［第７図（ａ
）参照〕、続いてフォトレジスト層を積層した後これを
パターン化して第１配線形成用の第１番目のマスク２７
を形成し［第７図（ｂ）参照］、さらにＡ１・Ｓｉ膜２
３をエツチングして第１配線層２３ａを形成し［第７図
（ｃ）参照］、マスク２７を除去した後、全面（こ絶縁
膜２４を積層してこれを層間絶縁膜とする［第７図（ｄ
）参照］。

次に、フォトレジスト層を積層した後これをパターン化
してビアホール形成用の第２番目のマスク２７を形成し
［第７図（ｅ）参照］、さらに層間絶縁膜２４をエツチ
ングしてビアホール２５を形成し［第７図（ｆ）参照］
、続いて全面にＡ１・Ｓｔ膜２６を積層する［第７図（
ｇ）参照］。

続いて、フォトレジスト層を積層した後これをパターン
化して第２配線形成用の第３番目のマスク２７を形成し
［第７図（ｈ）参照コ、さらにＡＩ・Ｓｉ膜２６をエツ
チングして第２配線層２６ａを形成する［第７図（＋）
参照］。

（ハ）発明が解決しようとする課題 しかし、上記した半導体装置の従来の製造方法は下記の
問題を有する。

即ち、あらかじめ準備されｒ、標準的な機能回路をしっ
たデバイスを個々のユーザーの要望に合わせて頻繁に回
路変更をしようとした時、１層目配線の変更から始める
と、 （１）第１番目のマスク２７［第７図（ｂ）参照］の変
更がまず必要となる。それ以降、ビアホールの変更では
、 （ｉｉ）第２番目のマスク２７［第７図（ｅ）参照］の
変更が必要となり、さらに２層目配線の変更のために、 （ｉｉｉ）第３番目のマスク２７［第７図（ｈ）参照］
の変更を必要とし、上記（ｉ　）（ｉｉ　Ｘ１ｉｉ　）
のことから合計３枚のマスク変更が必要になる。

そのため、デバイスコストが高くなり、また、製造に時
間がかかり、その結果、納期が遅くなるという欠点があ
った。

この発明は、２層目配線形成用の１枚のマスク（第２の
配線パターン）変更だけで、低コストで、短時間で回路
変更をおこなうことができる半導体＝４ 装置の製造方路を提供することを目的としている。

（ニ）課題を解決するための手段及び作用この発明は、
２層配線構造の半導体装置を形成するに際して、 （ｉ）半導体基板上に、全面に第１の絶縁層、第１の配
線層、第２の絶縁層、第１のフォトレジスト層を順次積
層し、 （ｉｉ）第１のフォトレジスト層をパターン化してビア
ホール形成用のマスクを形成した後、上記第２の絶縁層
を除去して第１の配線層に至るビアホールを形成し、上
記マスクを除去した後、（ｉｉｉ）そのビアホールを含
む上記第２の絶縁層上に、全面に第２の配線層及び第２
のフォトレジスト層を順次積層し、 （ｉｖ）第２のフォトレジスト層をパターン化して第２
配線形成用のマスクを第２配線形成領域に含まれるビア
ホールの上方に形成し、 （ｖ）しかる後、第２の配線層を除去して第２配線部を
形成するとと乙に、さらに、第２配線形成領域に含まれ
ない残りのビアホール直下では第１の配線層ら除去し、
上記第２配線部に接続する第１配線部を形成することを
特徴とする半導体装置の製造方法である。

すなわち、この発明は、第１の絶縁膜上に形成された第
１の配線層と、該第１の配線層の直上にビアホールを設
けた第２の絶縁膜を形成し、その上に、第２の配線層を
形成する半導体装置の製造方法において、第２の配線パ
ターンのエツチング時、ビアホール上に第２の配線パタ
ーンであるレジストパターンを形成する／しない事で、
その下の第１配線部を接続／切断するようにしたので、
第２配線形成時に、第１の配線層も同時に切断／接続す
べき選択を行うことができ、例えば、第１図（ｄ）に示
すように、 （ｉ）第１の配線層３を切断する必要があるときは、第
２配線形威用のマスク７を第２配線形成領域Ｒに含まれ
ない領域Ｓに位置するビアホール５の上方には形成しな
いでおくと、第１配ｖＡ部をその接続面を露出した状態
で第２配線形戊領域に含まれない領域Ｓのビアホール直
下に形成できる。

まｆこ、 （ｉｉ）第１の配線層を接続する必要があるときは、第
２配線形成用のマスク７を第２配線形威領域Ｒに残して
おくだけで他のマスクの変更なしで回路変更が可能にな
る。

この発明における第１．第２の絶縁層としては、ＢＰＳ
ＧやＳｉＮあるいは商品名ＰＩＱ　（ポリイミド）など
の材料のものが好ましいものとして挙げられる。

これらは公知の積層技術、例えば、ＣＶＤ法やスパッタ
法あるいは回転塗布法などで形成される。

この発明における第１１第２の配線層としては、銅や金
の金属層あるいはＳｔをＡＩに１％程度含んてなるＡｌ
−８ｉ（１％）層、さらニ４；ｌ：ＴｉＷ層などが挙げ
られる。

この発明において、第１．第２のフォトレジスト層とし
て、例えば、周知の有機膜、例えば、商品名ＡＺ１４７
０　（ポジレジスト）や商品名ＴＳＭＲ８８００（ポジ
レジスト）の材料の膜が挙げられる。そして、ビアホー
ル形成用のマスクや、第２配線形成用のマスクを形成す
るために、周知のパターン技術が用いられる。さらに、
上記第１および第２のマスクによって第２の絶縁層およ
び第２の配線層をそれぞれエツチングしてビアホールを
形成する際に用いられるフォトリソグラフィ技術やＲＩ
Ｅエツチング技術も周知の技術である。

この発明において、ビアホールを覆うように第２配線形
成用のマスクが形成された第２配線形戊領域Ｒでは、第
１．第２配線部は接続されるが、ビアホールを第２配線
形成用のマスクが覆っていない第２配線形威領域に含ま
れない非配線領域Ｓでは第１配線層が切断され、それに
よって非配線領域Ｓのビアホール直下には、第１配線部
がその接続面を露出した状態で形成できる。この第］配
線層の切断は、第２配線層をエツチングする時、オーバ
ーエッチ量を増加させるだけで容易に行うことができる
。

（ホ）実施例 以下図に示す実施例にもとづいてこの発明を詳述する。

なお、これによってこの発明は限定を受けるものではな
い。

７ 第１図（ｅ）および第２〜６図において、半導体装置は
、Ｓｉ基Ｆｉ、を上にＳｉＯ２の第１絶縁膜２が形成さ
れ、その第１絶縁膜上に、ビアホール５が形成されたＳ
ｉｎ、の第２絶縁膜４を上面に有するＡｌ−３ｆ（１％
）の第１配線部９が形成され、さらに、第２配線形成領
域Ｒには置するビアホール５には第２配線部８が形成さ
れ、ビアホール５を介して第１配線部９に接続されてい
る。

尚、Ｓｉ基１ｉ１には、Ｔｒ、抵抗、コンデンサ等が、
公知の方法で既に形成されているもので、第１〜６図で
は、それらの部分は省略しである。

以下、製造方法について簡単に説明する。

まず、第１図（ａ）に示すように、Ｓｉ基板ｌ上に絶縁
膜（第１絶縁膜）２として、ＢＰＳＧをＣＶ、Ｄ法で堆
積し、基板Ｉ上に形成したＴｒ等を接続するためのコン
タクトホール（図示せず）を開口した後、全面にＡ１・
５ｉ（１％）をスパッタ法により堆積し、Ａｌ−６ｉを
フォトリソグラフィー及びＲＩＥエツチングにより１層
目配線層（第１の配線層）３を形成する。

続いて、１層目配線層上にプラズマＣＶＤ法により５ｉ
ｎ２膜を８０００大堆積し絶縁膜（第２絶縁膜）４とす
る。そして、絶縁膜上に、ビアホール形成用のレジスト
パターンとしてのフォトレジスト膜１７を形成し、この
マスクを用いて、絶縁膜４を、フォトリソグラフィー及
びＲＩＥエツチングにより除去してビアホール５を開口
する［第１図（ｂ）参照コ。

次に、Ａｌ−６ｉ（１％）を、スパッタ法により堆積し
て２層目配線層（第２の配線層）６を形成する［第１図
（Ｃ）参照］。

さらに、１層目配線層３を切断したい箇所（１層目配線
層の領域Ｓにおけるビアホール直下部分）には、ビアホ
ール上にレジストパターンを形成しない。また、反対に
、１層目配線層３を接続させたい箇所（第２配線形成領
域）Ｒには、ビアホール５上に第２配線形成用マスクで
ある。第２の配線パターンとしてのレジストパターン７
を形成する［第１図（ｄ）参照］。

しかる後、ＲＩＥエツチングにより２層目配線８を形成
するし第１図（ｅ）参照］。その時、２層目配線を形成
するだけなら、通常、ジャストエッチから更に約１０〜
５０％のオーバーエッチをするが、本実施例ではさらに
、１層目配線層３ら切断する必要が有るので、２層目配
線形成時におけるジャストエッチから更に、１５０〜２
００％のオーバーエッチを行う。なお、符号Ｒで示す領
域では２層目配線８がビアホール５を覆うように配設さ
れているので、１層目配線９は切断されることはない。

このように本実施例では、１層目配線層３の上に、１層
目配線幅（ｌ、５μｍ程度）よりも大きいビアホール（
間口径３．０ａｍ程度）を設け、１層目配線を切断した
い箇所Ｓにおいては、そのビアホール上に第２の配線パ
ターン７を置かないでおくと、２層目配線形成のための
エツチング時、オーバーエッチ量を２層目配線層６のジ
ャストエッチから増加させることにより２層目配線層直
下の１層目配線層を容易に切断できる。

なお、１層目配線層３を切断したくない箇所（Ｒで示す
領域）は、第２の配線パターンがビアホール上に置かれ
ているので、切断されることはない。

（へ）発明の効果 以上のようにこの発明によれば、絶縁膜上に形成された
第１の配線と、該第１の配線の直上に開口部を設けた第
２の絶縁膜とを形威し、その上に、第２の配線を形成す
るに際して、該開口部を覆うように第２の配線パターン
を形成した箇所は、第１の配線が接続されるが、該開口
部を、第２の配線パターンが覆っていない箇所は、第１
の配線が切断されるようにし、それによって２層目配線
形成時に、１層目配線も同時に、切断／接続の選択をで
きるようにし、１枚のマスク変更だけで、回路変更をお
こなうことができ、従来３枚のマスク変更を必要として
いたちのが、１枚のマスク変更だけで可能になるため、
低コストで短納期の２層配線構造の半導体装置が実現で
きる。特にゲートアレーのようなＡＳＩＣデバイスにと
っては、非常に有効なしのである。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するための１１ １２ 製造工程説明図、第２図は上記実施例によって得られた
半導体装置の概略構成説明図、第３〜６図はそれぞれ第
２図におけるＡ−Ａ’線ｔ　Ｂ−Ｂ線、ｃ−ｃ’線およ
びＤ−Ｄ’線矢視図、第７図は従来例を説明するための
製造工程説明図である。 Ｉ・・・・・・Ｓｉ基板、２・・・・・・第１絶縁膜、
３・・・・・１層目配線層（第１配線層）、４・・・・
・・第２絶縁膜、 ５・・・・・・ビアホール、 ６・・・・・・２層目配線層（第２配線層）、７・・・
・・第２の配線パターン （第２配線形戊用のマスク）、 ８・・・・・２層目配線（第２配線部）、９・・・・・
・１層目配線（第１配線部）、１７・・・・・ビアホー
ル形成用のマスク。

Claims (1)

1. 【特許請求の範囲】 １、２層配線構造の半導体装置を形成するに際して、 （ｉ）半導体基板上に、全面に第１の絶縁層、第１の配
   線層、第２の絶縁層、第１のフォトレジスト層を順次積
   層し、 （ｉｉ）第１のフォトレジスト層をパターン化してビア
   ホール形成用のマスクを形成した後、上記第２の絶縁層
   を除去して第１の配線層に至るビアホールを形成し、上
   記マスクを除去した後、 （ｉｉｉ）そのビアホールを含む上記第２の絶縁層上に
   、全面に第２の配線層及び第２のフォトレジスト層を順
   次積層し、 （ｉｖ）第２のフォトレジスト層をパターン化して第２
   配線形成用のマスクを第２配線形成領域に含まれるビア
   ホールの上方に形成し、 （ｖ）しかる後、第２の配線層を除去して第２配線部を
   形成するとともに、さらに、第２配線形成領域に含まれ
   ない残りのビアホール直下では第１の配線層も除去し、
   上記第２配線部に接続する第１配線部を形成することを
   特徴とする半導体装置の製造方法。