JPH04237151A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04237151A JPH04237151A JP547991A JP547991A JPH04237151A JP H04237151 A JPH04237151 A JP H04237151A JP 547991 A JP547991 A JP 547991A JP 547991 A JP547991 A JP 547991A JP H04237151 A JPH04237151 A JP H04237151A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に配線相互の電気的干渉を防止する配線構造の
半導体装置の製造方法に関する。
関し、特に配線相互の電気的干渉を防止する配線構造の
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来より半導体装置は、高速化や高集積
化の要求から半導体素子の微細化と共に、配線の微細化
及び多層化が進んでいる。
化の要求から半導体素子の微細化と共に、配線の微細化
及び多層化が進んでいる。
【０００３】図３は従来の半導体装置の製造方法を説明
するための半導体チップの断面図である。半導体素子を
形成したシリコン等からなる半導体基板１上に化学的気
相成長法（ＣＶＤ）等によりシリコン酸化膜１２を設け
たのち、素子に接続するコンタクト孔（図示せず）を形
成する。次に、導電膜としてＡｌ膜を全面に被着させた
のち、パターニングして下層配線１４を形成する。次に
層間絶縁膜として絶縁塗布膜１３を塗布法により形成す
る。その後下層配線１４に達する開孔部を選択的に設け
る。次にＡｌやＷ等の導電膜を全面に被着させたのち、
パターニングし、上層配線１５を形成し、開孔部を介し
て下層配線と接続する。
するための半導体チップの断面図である。半導体素子を
形成したシリコン等からなる半導体基板１上に化学的気
相成長法（ＣＶＤ）等によりシリコン酸化膜１２を設け
たのち、素子に接続するコンタクト孔（図示せず）を形
成する。次に、導電膜としてＡｌ膜を全面に被着させた
のち、パターニングして下層配線１４を形成する。次に
層間絶縁膜として絶縁塗布膜１３を塗布法により形成す
る。その後下層配線１４に達する開孔部を選択的に設け
る。次にＡｌやＷ等の導電膜を全面に被着させたのち、
パターニングし、上層配線１５を形成し、開孔部を介し
て下層配線と接続する。
【０００４】
【発明が解決しようとする課題】前述した半導体装置の
製造方法では、配線の微細化により、配線幅が配線膜厚
に近づき、かつ隣接配線間距離が小さくなるため、配線
の電気的な寄生容量のうち隣接配線間容量の占める割合
が増大し、配線相互の電気的干渉（クロストーク）を起
こしやすいという欠点がある。
製造方法では、配線の微細化により、配線幅が配線膜厚
に近づき、かつ隣接配線間距離が小さくなるため、配線
の電気的な寄生容量のうち隣接配線間容量の占める割合
が増大し、配線相互の電気的干渉（クロストーク）を起
こしやすいという欠点がある。
【０００５】例えば下層配線の膜厚１．０μｍ，幅１．
０μｍ，配線間隔１．０μｍとすると、上層配線と交差
しない部分では、全容量の５０％以上を隣接配線間容量
が占める事になる。
０μｍ，配線間隔１．０μｍとすると、上層配線と交差
しない部分では、全容量の５０％以上を隣接配線間容量
が占める事になる。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子が形成された半導体基板上に第１の絶縁
膜を形成したのちパターニングし開孔部を設ける工程と
、この開孔部を含む全面に第１の導電膜と第２の絶縁膜
とを順次形成したのちパターニングし第１の導電膜から
なる配線を形成する工程と、全面に第３の絶縁膜を形成
したのち異方性エッチングを施し、少くとも前記配線の
側面に第３の絶縁膜を残すと共に前記開孔部内の前記半
導体基板表面を露出させる工程と、全面に第２の導電膜
を形成し露出した前記半導体基板表面上の開口部を埋め
る工程とを含んで構成される。
造方法は、素子が形成された半導体基板上に第１の絶縁
膜を形成したのちパターニングし開孔部を設ける工程と
、この開孔部を含む全面に第１の導電膜と第２の絶縁膜
とを順次形成したのちパターニングし第１の導電膜から
なる配線を形成する工程と、全面に第３の絶縁膜を形成
したのち異方性エッチングを施し、少くとも前記配線の
側面に第３の絶縁膜を残すと共に前記開孔部内の前記半
導体基板表面を露出させる工程と、全面に第２の導電膜
を形成し露出した前記半導体基板表面上の開口部を埋め
る工程とを含んで構成される。
【０００７】
【実施例】次に本発明について図面を参照して説明する
。図１（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
。図１（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
【０００８】まず図１（ａ）に示すように、素子が形成
されたシリコン等からなる半導体基板１上に第１の絶縁
膜として、例えばＣＶＤ法によりシリコン酸化膜２を被
着する。次に素子とのコンタクト孔（図示せず）を選択
的に形成すると共に、半導体基板接続用の開孔部３を設
ける。次に全面に導電膜としてＡｌ膜４を１．０μｍ厚
さに被着し、さらにプラズマＣＶＤ法などにより、第２
の絶縁膜としてシリコン窒化膜５を形成する。次に図１
（ｂ）に示すように、シリコン窒化膜５をフォトレジス
ト加工などによりパターニングしたのち、このシリコン
窒化膜５をマスクにして異方性エッチング法によりＡｌ
膜４をエッチングしＡｌ配線４Ａを形成する。次に第３
の絶縁膜としてプラズマＣＶＤ法によりシリコン酸化膜
６を全面に被着させる。
されたシリコン等からなる半導体基板１上に第１の絶縁
膜として、例えばＣＶＤ法によりシリコン酸化膜２を被
着する。次に素子とのコンタクト孔（図示せず）を選択
的に形成すると共に、半導体基板接続用の開孔部３を設
ける。次に全面に導電膜としてＡｌ膜４を１．０μｍ厚
さに被着し、さらにプラズマＣＶＤ法などにより、第２
の絶縁膜としてシリコン窒化膜５を形成する。次に図１
（ｂ）に示すように、シリコン窒化膜５をフォトレジス
ト加工などによりパターニングしたのち、このシリコン
窒化膜５をマスクにして異方性エッチング法によりＡｌ
膜４をエッチングしＡｌ配線４Ａを形成する。次に第３
の絶縁膜としてプラズマＣＶＤ法によりシリコン酸化膜
６を全面に被着させる。
【０００９】次に図１（ｃ）に示すように、ＲＩＥ等の
異方性エッチング法などによりシリコン酸化膜６をエッ
チングし、Ａｌ配線とシリコン窒化膜５の側面部にのみ
に残存させると共に、開孔部３内の半導体基板１を露出
させる。次に、第２の導電膜としてＷ膜７をＣＶＤ法に
より０．５〜１．０μｍの厚さに全面に被着する。次に
図１（ｄ）に示すように、異方性エッチング法などによ
りＷ膜７をエッチングして、シリコン酸化膜６の側面に
残存させ且つ、開孔部３において半導体基板１と接続さ
せる。次にポリイミドのような有機系塗布膜８を形成し
て層間の平坦化を図る。
異方性エッチング法などによりシリコン酸化膜６をエッ
チングし、Ａｌ配線とシリコン窒化膜５の側面部にのみ
に残存させると共に、開孔部３内の半導体基板１を露出
させる。次に、第２の導電膜としてＷ膜７をＣＶＤ法に
より０．５〜１．０μｍの厚さに全面に被着する。次に
図１（ｄ）に示すように、異方性エッチング法などによ
りＷ膜７をエッチングして、シリコン酸化膜６の側面に
残存させ且つ、開孔部３において半導体基板１と接続さ
せる。次にポリイミドのような有機系塗布膜８を形成し
て層間の平坦化を図る。
【００１０】このように本実施例によれば、Ａｌ配線４
Ａ間にシールド層としてのＷ膜７を設けるため、クロス
トークのない半導体装置が得られる。
Ａ間にシールド層としてのＷ膜７を設けるため、クロス
トークのない半導体装置が得られる。
【００１１】図２は本発明を多層配線を有する半導体装
置に応用した場合の断面図である。すなわち図１（ｃ）
においてＷ膜７を形成したのち、Ｗ膜７の所定箇所を異
方性エッチングにより開口し、少なくともシリコン窒化
膜５が露出するように開口部を設ける。その後全面にポ
リイミドのような有機系塗布膜８を塗布したのちパター
ニングし開口部内のＡｌ配線４Ａを露出させる。次でＡ
ｌ膜等を形成したのちパターニングし下層のＡｌ配線４
Ａに接続する上層配線９を形成する。
置に応用した場合の断面図である。すなわち図１（ｃ）
においてＷ膜７を形成したのち、Ｗ膜７の所定箇所を異
方性エッチングにより開口し、少なくともシリコン窒化
膜５が露出するように開口部を設ける。その後全面にポ
リイミドのような有機系塗布膜８を塗布したのちパター
ニングし開口部内のＡｌ配線４Ａを露出させる。次でＡ
ｌ膜等を形成したのちパターニングし下層のＡｌ配線４
Ａに接続する上層配線９を形成する。
【００１２】この例では、Ｗ膜７をパターニングする工
程が増えるものの、１層配線構造だけでなく２層以上の
多層配線構造においても、配線の微細化を損わずに配線
相互の電気的干渉のない配線構造を実現できる。
程が増えるものの、１層配線構造だけでなく２層以上の
多層配線構造においても、配線の微細化を損わずに配線
相互の電気的干渉のない配線構造を実現できる。
【００１３】
【発明の効果】以上説明したように本発明は、配線の側
面に絶縁膜を介して配線シールド層を半導体基板と接続
し、且つ自己整合的に形成することにより、配線の微細
化を損わずに配線相互の電気的干渉がなく、信頼性の向
上した多層配線を有する半導体装置を容易に実現するこ
とができるという効果がある。
面に絶縁膜を介して配線シールド層を半導体基板と接続
し、且つ自己整合的に形成することにより、配線の微細
化を損わずに配線相互の電気的干渉がなく、信頼性の向
上した多層配線を有する半導体装置を容易に実現するこ
とができるという効果がある。
【図１】本発明の実施例を説明するための半導体チップ
の断面図である。
の断面図である。
【図２】本発明の他の例を説明するための半導体チップ
の断面図である。
の断面図である。
【図３】従来の半導体装置の製造方法を説明するための
半導体チップの断面図である。
半導体チップの断面図である。
１ 半導体基板
２ シリコン酸化膜
３ 開孔部
４ Ａｌ膜
４Ａ Ａｌ配線
５ シリコン窒化膜
６ シリコン酸化膜
７ Ｗ膜
８ 有機塗布膜
９ 上層配線
Claims (1)
- 【請求項１】 素子が形成された半導体基板上に第１
の絶縁膜を形成したのちパターニングし開孔部を設ける
工程と、この開孔部を含む全面に第１の導電膜と第２の
絶縁膜とを順次形成したのちパターニングし第１の導電
膜からなる配線を形成する工程と、全面に第３の絶縁膜
を形成したのち異方性エッチングを施し、少くとも前記
配線の側面に第３の絶縁膜を残すと共に前記開孔部内の
前記半導体基板表面を露出させる工程と、全面に第２の
導電膜を形成し露出した前記半導体基板表面上の開口部
を埋める工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP547991A JPH04237151A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP547991A JPH04237151A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237151A true JPH04237151A (ja) | 1992-08-25 |
Family
ID=11612385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP547991A Pending JPH04237151A (ja) | 1991-01-22 | 1991-01-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237151A (ja) |
-
1991
- 1991-01-22 JP JP547991A patent/JPH04237151A/ja active Pending
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