JPH03273435A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、書き換え可能側部プログラム記憶をもつデー
タ処理装置のマイクロプログラム制御装置に関する。

従来の技術 マイクロプロセッサの中で、マイクロプログラム制御を
用いた方式は命令形態がシンプルであるところから、設
計しやすいという特徴があり、汎層化されている。その
従来のマイクロプログラム制御装置としてはたとえばナ
ショナル・テクニカル・レポート第２９巻第２号（１９
８３年４月）第１１２〜１２０ページに示されている。

第２図はこの従来のマイクロプログラム制御装置の構成
を示すものである。外部ｌくスに接続されたマクロ命令
レジスタ１と、エントリアドレスを出力するマツピング
アレイ２と、ブロック数を数えるブロック数レジスタ３
と、制御記憶アドレスレジスタ４と、プログラムを格納
している制御記憶部５とこのアクセスによりマイクロ命
令レジスタ６から、マイクロ命令デコード回路７および
命令実行部８、レジスタ部９の順で実行される。

以上のように構成された従来のマイクロプログラム制御
装置においては、以下の構成要素の関連動作を行う。マ
イクロ命令は、制御記憶部５中の連続したアドレス領域
Ａ、Ｂ、Ｃに、ある基本機能ごとに複数行をまとめブロ
ックとしてコーディングされている。たとえば、第１の
信号の流れとしてｌＮ５ＩがブロックＡ−Ｂ→Ｃ５第２
の信号の流れとしてｌＮ５２がブロックＡ４Ｃ１の順に
各々実行する場合、マクロ命令の解読を開始するときブ
ロック数レジスタ３は°０″になっている。

この状態で新しくｌＮ５Ｉがマツピングアレイ２に入力
されると、制御記憶アドレスレジスタ４ヘブロツクＡの
先頭番地を出力し、ブロック数レジスタ３は″０′以外
のコードＮ１を出力する。制御記憶アドレスレジスタ４
は先頭番地をそのまま制御記憶部５へ転送し、ブロック
Ａの先頭命令がアクセスされる。つぎのサイクルでは、
制御記憶アドレスレジスタ４はマツピングアレイ２から
の入力を受は付けず、１サイクル前のアドレスをインク
リメントしたアドレスを制御記憶部５へ転送し、ブロッ
クＡのマイクロ命令が順次アクセスされると、ブロック
終了信号（ＥＯＢ）が出力される。これによってマツピ
ングアレイ２は再度動作し、ｌＮ５Ｉとブロック数レジ
スタ３からの入力Ｎ１とで新しく、ブロックＢの先頭ア
ドレスを制御記憶アドレスレジスタ４へ、０″、Ｎ１以
外のコードＮ２をブロック数レジスタ３へ各々出力する
。ＥＯＢ信号がある場合は、制御記憶アドレスレジスタ
４はインクリメントされたアドレスでなくマツピングア
レイ２からのアドレスを取り込み、そのまま制御記憶部
５へ転送する。以下ブロックＢのマイクロ命令を実行後
、ブロックＣがアクセスされ、これも終了するとｌＮ５
Ｌの実行が完了する。そして、ブロック数レジスタ３が
０′にセットされ、つぎのマクロ命令の解読を始める。

発明が解決しようとする課題 しかしながら上記のような構成では、制御記憶部５の一
部が書き換え可能制御記憶で構成されている場合、内部
状態を容易に観察することができないため、それを用い
たマイクロプログラムを効率よ（開発することができな
いという問題点を有していた。

本発明は上記課題に留意し、制御記憶部５の一部が書き
換え可能制御記憶で構成されているデータ処理装置のマ
イクロプログラムを効率よ（開発できるマイクロプログ
ラム制御装置を提供することを目的とする。

課題を解決するための手段 本発明の上記目的を達成するために、マクロ命令を実行
するマイクロプログラムを格納する制御記憶部と、外部
バスから入力されるマクロ命令を格納する第１のレジス
タと、マクロ命令の実行中華１のレジスタの内容から制
御記憶部のエントリアドレスを出力するマツピングアレ
イと、第１のレジスタに格納されたマクロ命令が特殊命
令か否かを判定する判別回路と、この判別回路の判定結
果により制御記憶部の出力する内部のマイクロ命令か第
１のレジスタに格納されているマクロ命令のオペランド
として外部から入力されるマイクロ命令のいずれかを選
択し格納する第２のレジスタと、この第２のレジスタに
格納された選択されたマイクロ命令をデコードするデコ
ード回路を具備しており、判別回路が特殊命令と判定す
ると第２のレジスタに第１のレジスタに格納されている
マクロ命令のオペランドとして外部から入力されるマイ
クロ命令を格納し、そのマイクロ命令を実行すると、第
２のレジスタと判別回路の出力の論理和としてマツピン
グアレイに第１のレジスタに格納されているマクロ命令
の実行終了を通知する制御手段を有することを特徴とす
るマイクロプログラム制御装置である。

作用 上記構成の本発明のマイクロプログラム制御装置は、特
殊なマクロ命令を発することにより、判別回路により識
別し、第２のレジスタ部において一般のマクロ命令のと
きには制御記憶部の中に格納されているマイクロプログ
ラムを選択して格納するのに代えて、制御手段により外
部のｌくスから入力された特殊なマクロ命令のオペラン
ドとして外部から入力されるマイクロ命令を格納する。

その格納されたマイクロ命令を実行するためデコード回
路に送り、内部の命令実行部で実行される。

さらに制御手段により第２のレジスタでの処理が完了し
デコード回路からその完了信号をマツピングアレイに出
力し、判別回路の特殊なマクロ命令の完了を確認後、マ
ツピングアレイはつぎのマクロ命令の実行状態に移る。

このように内部に記憶されているマイクロプログラムを
そのままにして、特殊なマクロ命令で、外部のオペラン
ド部にあるマイクロ命令が実行可能となる。

実施例 第１図は本発明の実施例におけるマイクロプログラム制
御装置の構成を示すブロック図を示すものである。第１
図において、１から９の構成要素は従来例と同じである
。それに加えてマクロ命令が特殊命令か否かを判定する
判別回路１０と、判別回路１０の出力がアクティブの場
合外部バスの内容を選択し、判別回路１０の出力がノン
アクティブの場合制御記憶部５の出力を選択する選択回
路１１がある。

以上のように構成された本実施例のマイクロプログラム
制御装置について以下その構成要素の関連動作を説明す
る。

通常外部から入力されるマクロ命令は、外部バスを経由
して第１のレジスタ部であるマクロ命令レジスタ１にラ
ッチされる。通常のマクロ命令の場合、判別回路１０は
ノンアクティブを出力し、マクロ命令レジスタ１とブロ
ック数レジスタ３の内容をマツピングアレイ２で解釈し
、制御記憶部５に格納されているマイクロプログラムの
先頭アドレスとブロック数レジスタ３の内容を更新する
データをマツピングアレイ２から出力する。以降順次マ
クロ命令レジスタ１とブロック数レジスタ３の内容から
マツピングアレイ２が解釈してマイクロプログラムのブ
ロックの先頭アドレスを出力する。

マツピングアレイ２が出力するマイクロプログラムのブ
ロックの先頭アドレスを制御記憶アドレスレジスタ４に
ラッチし、制御記憶アドレスレジスタ４の内容のアドレ
ス＃Ｉ御記憶部５をアクセスする。制御記憶アドレスレ
ジスタ４はマイクロプログラムのブロック内のマイクロ
命令を実行中、マツピングアレイ２からの出力を受は付
けず、制御記憶アドレスレジスタ４の内容を各サイクル
ごとにインクリメントしたアドレスによって、制御記憶
部５をアクセスする。そのアクセスにより制御記憶部５
から出力されるマイクロ命令がマイクロ命令レジスタ６
にラッチされ、マイクロ命令デコード回路７によりデコ
ードし、命令実行部８とレジスタ部９を用いて当該のマ
イクロ命令が実行される。ブロック実行の終了時にブロ
ック終了信号が出力されると、マツピングアレイ２はマ
クロ命令レジスタとブロック数レジスタ３を解釈して、
つぎのブロックの先頭アドレスを出力する。

また制御記憶アドレスレジスタ４はマツピングアレイ２
の出力するつぎのブロックの先頭アドレスを入力する。

以降この以上の動作が繰り返されることでマクロ命令の
実行が進行する。最終のブロックの実行終了すると、ブ
ロック数レジスタ３にＯ″がセットされ、つぎのマクロ
命令をマクロ命令レジスタ１に入力し、解釈実行が開始
される。

特殊なマクロ命令の場合、判定回路１０はアクティブを
出力する。また、マツピングアレイ２はマクロ命令レジ
スタ１とブロック数レジスタ３を入力すると、ブロック
数レジスタ３に′０″を出力する。判定回路１０の出力
信号により、制御手段により選択回路１１を含む第２の
レジスタ部は制御記憶部５からではな（、外部バスから
入力し、その内容をマイクロ命令レジスタ６にラッチす
る。マイクロ命令レジスタ６にラッチされたマイクロ命
令をマイクロ命令デコード回路７によりデコードし、命
令実行部８とレジスタ部９を用いて実行する。この実行
終了を制御手段として構成された回路構成で、デコード
回路７より実行終了通知としてマツピングアレイ２に入
力され、マツピングアレイ２は新しい動作に入る。また
さらに確実な動作の回路構成として制御手段により判別
回路１０の出力とデコード回路７からのブロック終了信
号の論理和をマツピングアレイ２に入力する回路構成も
ある。これにより、このマクロ命令の実行終了となる。

以上のように本実施例によれば、制御プログラム記憶の
一部の書き換え可能制御記憶部を用いたマイクロプログ
ラムの開発において、マクロ命令のオペランド部に持っ
たマイクロ命令のみが実行でき、マイクロプログラムが
容易に、かつ効率的に開発できる。

発明の効果 以上の説明より明らかなように、本発明によれば、制御
プログラム記憶の一部の書き換え可能制御記憶部を用い
たマイクロプログラムの開発において、特殊なマクロ命
令を用いることにより、内部状態を変化させずに、その
マクロ命令のオペランド部に持つマイクロ命令の実行が
可能となり、マイクロプログラムが容易に、かつ効率的
に開発でき、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のマイクロプログラム制御装
置の構成を示すブロック図、第２図は従来のマイクロプ
ログラム１ｌｑｌ！ｌＩ装置の構成を示すブロック図で
ある。 １・・・・・・マクロ命令レジスタ（第１のレジスタ）
、２・・・・・・マツピングアレイ、５・・・・・・制
御記憶部、６・・・・・・マイクロ命令レジスタ、７・
・・・・・マイクロ命令デコード回路、１０・・・・・
・判別回路、１１・・・・・・選択回路。

Claims (2)

【特許請求の範囲】
1. （１）マクロ命令を実行するマイクロプログラムを格納
   する制御記憶部と、外部バスから入力されるマクロ命令
   を格納する第１のレジスタと、上記マクロ命令の実行中
   上記第１のレジスタの内容から上記制御記憶部のエント
   リアドレスを出力するマッピングアレイと、上記第１の
   レジスタに格納されたマクロ命令が特殊命令か否かを判
   定する判別回路と、上記判別回路の判定結果により上記
   制御記憶部の出力するマイクロ命令か上記第１のレジス
   タに格納されているマクロ命令のオペランドとして外部
   から入力されるマイクロ命令のいずれかを選択し格納す
   る第２のレジスタと、上記第２のレジスタに格納された
   マイクロ命令をデコードするデコード回路を具備し、上
   記判別回路が特殊命令と判定すると上記第２のレジスタ
   に上記第１のレジスタに格納されているマクロ命令のオ
   ペランドとして外部から入力されるマイクロ命令を格納
   し、そのマイクロ命令を実行すると、上記デコード回路
   が上記マッピングアレイに上記第１のレジスタに格納さ
   れているマクロ命令の実行終了を通知する制御手段を有
   するマイクロプログラム制御装置。
2. （２）制御手段がデコード回路のマクロ命令の実行終了
   の通知と、判別回路の出力信号の論理和として、マッピ
   ングアレイに入力される請求項１記載のマイクロプログ
   ラム制御装置。