JPS6051740B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6051740B2 JPS6051740B2 JP16214678A JP16214678A JPS6051740B2 JP S6051740 B2 JPS6051740 B2 JP S6051740B2 JP 16214678 A JP16214678 A JP 16214678A JP 16214678 A JP16214678 A JP 16214678A JP S6051740 B2 JPS6051740 B2 JP S6051740B2
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- Japan
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- address
- control
- loading
- data
- information processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
この発明はマイクロプログラム制御方式の情報処理装置
に関する。
に関する。
従来、マイクロプログラム制御方式の電子計算器に於い
て、命令コードと制御記憶との対応は、命令コードに簡
単な演算を施したものを、制御記憶内の入口番地とし、
この変換をハードワイヤードロジツク或いはＲＯＭ（読
出し専用記憶）で行つていた。
て、命令コードと制御記憶との対応は、命令コードに簡
単な演算を施したものを、制御記憶内の入口番地とし、
この変換をハードワイヤードロジツク或いはＲＯＭ（読
出し専用記憶）で行つていた。
それ故、各命令の制御記憶の入口番地は固定されていた
。従つて従来では、マイクロプログラムに大幅な変更が
生じ、各命令の制御記憶入口番地を変更する必要が生じ
た場合、変換ＲＯＭを書き換えるか、または変換ハード
ウェアを変更する必要があり、その作業が非常に面倒で
あつた。この発明は上記実情に鑑みなされたもので、命
令コードと制御記憶入口番地との対応を固定化せず、上
記対応関係に変更が生じた際にその内容をローディング
手段により書換可能とし、これによつて各命令に対する
制御記憶入口番地の変更を容易かつ迅速に行なうことの
できるようにした情報処理装置を提供することを目的と
する。
。従つて従来では、マイクロプログラムに大幅な変更が
生じ、各命令の制御記憶入口番地を変更する必要が生じ
た場合、変換ＲＯＭを書き換えるか、または変換ハード
ウェアを変更する必要があり、その作業が非常に面倒で
あつた。この発明は上記実情に鑑みなされたもので、命
令コードと制御記憶入口番地との対応を固定化せず、上
記対応関係に変更が生じた際にその内容をローディング
手段により書換可能とし、これによつて各命令に対する
制御記憶入口番地の変更を容易かつ迅速に行なうことの
できるようにした情報処理装置を提供することを目的と
する。
以下図面を参照してこの発明の実施例を説明する。
第１図は本発明の一実施例を説明するための要部ハード
ウェア構成を示すブロック図であり、図中１は外部記憶
装置（以下ＥＭと称す）、２は制御記憶ローディング回
路（以下ＣＳＬＤＲと称す）、３は命令コードと制御記
憶部のアドレス対応テーブルとなる書換可能なアドレス
変換用記憶部（以下ＣＣＳと称す）、４は書換可能な制
御記憶部（以下ＣＳと称す）、５はマイクロ命令レジス
タ（以下ＭＩＲと称す）、６はマイクロ命令アドレスレ
ジスタ（以下ＭＣＡＲと称す）、７は制御記憶ローディ
ングアドレスレジスタ（以下ＣＳＬＡＲと称す）、８は
命令レジスタ（以下ＩＲと称す）、９はＥＭＩか鼻ら読
込まれたＣＣＳ３及びＣＳ４へ貯えるべきデータを一時
格納するデータレジスタ（ＣＳＤＲと称す）、１０はＩ
Ｒ８内の命令コードとＣＳＬＡＲ７のデータとを入力と
するセレクタ、１１はＣＣＳ３からのデータとＭＩＲ５
内のアドレスフィールドと門を入力とするセレクタ、１
２はＭＣＡＲ６のデータとＣＳＬＡＲ７のデータとを入
力するセレクタである。
ウェア構成を示すブロック図であり、図中１は外部記憶
装置（以下ＥＭと称す）、２は制御記憶ローディング回
路（以下ＣＳＬＤＲと称す）、３は命令コードと制御記
憶部のアドレス対応テーブルとなる書換可能なアドレス
変換用記憶部（以下ＣＣＳと称す）、４は書換可能な制
御記憶部（以下ＣＳと称す）、５はマイクロ命令レジス
タ（以下ＭＩＲと称す）、６はマイクロ命令アドレスレ
ジスタ（以下ＭＣＡＲと称す）、７は制御記憶ローディ
ングアドレスレジスタ（以下ＣＳＬＡＲと称す）、８は
命令レジスタ（以下ＩＲと称す）、９はＥＭＩか鼻ら読
込まれたＣＣＳ３及びＣＳ４へ貯えるべきデータを一時
格納するデータレジスタ（ＣＳＤＲと称す）、１０はＩ
Ｒ８内の命令コードとＣＳＬＡＲ７のデータとを入力と
するセレクタ、１１はＣＣＳ３からのデータとＭＩＲ５
内のアドレスフィールドと門を入力とするセレクタ、１
２はＭＣＡＲ６のデータとＣＳＬＡＲ７のデータとを入
力するセレクタである。
第２図は上記したＣＣＳ３の一例を示すものであり、フ
ィールド１はＣＳ入口番地、フィールド２は必要マシン
サイクル数、フィールド３は合法な番地修飾を示す。
ィールド１はＣＳ入口番地、フィールド２は必要マシン
サイクル数、フィールド３は合法な番地修飾を示す。
ここで作用を説明する。
ＥＭｌにはＣＳ４並びにＣＣＳ３へのローディングデー
タが同一フォーマットで論理的に連続番地と見做して格
納されている。ここでＣＳ４はＯ〜２ｎ−１番地、ＣＣ
Ｓ３は２１〜２ｎ＋１−１番地（０〈ｎ）とする。而し
てＣＳＬＤＲ２の制御のもとにＣＳ４並びにＣＣＳ３の
ローディング開始時にＣＳＬＡＲ７が“０゛にリセット
され、ＥＭｌからローディング第１データがＣＳＤＲ９
に読込まれる。ＣＳＬＡＲ７にセットされたアドレスデ
ータはセレクタ１０，１２のセレククト作てＣＳ４、Ｃ
Ｓ５に与えられ、ＣＳ４並びにＣＣＳ３のアドレス指定
が行なわれる。ＣＳＤＲ９に貯えられたデータはＣＳ４
並びにＣＣＳ３の書込データとなる。ＣＳ４或いはＣＣ
Ｓ３への書込切換制御はＣＳＬＡＲ７のビットｎ（通常
最上位）を使用し、ＣＳＬＡＲ７〈ｎ〉＝゜゜０゛であ
ればＣＳ４への書込信号をまたＣＳＬＡＲ７〈ｎ〉＝“
゜１゛であればＣＣＳ３への書込信号をＣＳＬＤＲ２が
出す。ＣＳ４或いはＣＣＳ３にＣＳＤＲ９のデータが書
込まれると同時にＣＳＬＡＲ７が“１゛制御され、次の
ローディングデータがＣＳＤＲ９に読込まれ、上記動作
が繰返される。そしてＣＳＬＡＲ９がオーバフローする
とローディング動作は終了する。以上はローディング時
の動作であつたが次に通常動作を説明する。
タが同一フォーマットで論理的に連続番地と見做して格
納されている。ここでＣＳ４はＯ〜２ｎ−１番地、ＣＣ
Ｓ３は２１〜２ｎ＋１−１番地（０〈ｎ）とする。而し
てＣＳＬＤＲ２の制御のもとにＣＳ４並びにＣＣＳ３の
ローディング開始時にＣＳＬＡＲ７が“０゛にリセット
され、ＥＭｌからローディング第１データがＣＳＤＲ９
に読込まれる。ＣＳＬＡＲ７にセットされたアドレスデ
ータはセレクタ１０，１２のセレククト作てＣＳ４、Ｃ
Ｓ５に与えられ、ＣＳ４並びにＣＣＳ３のアドレス指定
が行なわれる。ＣＳＤＲ９に貯えられたデータはＣＳ４
並びにＣＣＳ３の書込データとなる。ＣＳ４或いはＣＣ
Ｓ３への書込切換制御はＣＳＬＡＲ７のビットｎ（通常
最上位）を使用し、ＣＳＬＡＲ７〈ｎ〉＝゜゜０゛であ
ればＣＳ４への書込信号をまたＣＳＬＡＲ７〈ｎ〉＝“
゜１゛であればＣＣＳ３への書込信号をＣＳＬＤＲ２が
出す。ＣＳ４或いはＣＣＳ３にＣＳＤＲ９のデータが書
込まれると同時にＣＳＬＡＲ７が“１゛制御され、次の
ローディングデータがＣＳＤＲ９に読込まれ、上記動作
が繰返される。そしてＣＳＬＡＲ９がオーバフローする
とローディング動作は終了する。以上はローディング時
の動作であつたが次に通常動作を説明する。
ＩＲ８にセットされた命令コードはセレクタ１０により
選択されてＣＣＳ３のアドレスを指定し、ＣＣＳ３から
ＣＳ４のアドレス（命令の入口番地）が読出されセレク
タ１１を介してＭＣＡＲ６にセットされる。ＭＣＡＲ６
にセットされたＣＣＳ３の出力はセレクタ１２により選
択されてＣＳ４のアドレスを指定し、ＭＩＲ５にマイク
ロ命令がセットされて情報処理装置内の各種制御信号と
なる。ＭＩＲ５にマイクロ命令がセットされると同時に
、マイクロ命令内にブランチマイクロ命令があればセレ
クタ１１を介してブランチアドレスがＭＣＡＲ６にセッ
トされ、ブランチマイクロ命令がなければＭＣＡＲ６が
＋１制御されて、次のマイクロ命令をＭＩＲ５に読出す
。このようにして通常のマイクロ命令処理が実行される
。また第２図に示すように、ＣＣＳ３に格納されるデー
タは、ＣＳ４の入口番地（フィールド１）だけでなくバ
イブライン（並列）動作時の次の命令解読時を指示する
ために現在解読中の命令が必要とするマシンサイクル数
（フィールド２）及びＩＲ８にセットされた命令のイリ
ーガル番地修飾を指示を与える部分（フィールド３）の
ような他の制御信号も含むことができる。第３図は本発
明の他の実施例を示すもので、図中２１はＥＭｌ２２は
ＣＳＬＤＲｌ２３，２４，２５はＣＳＬＤＲ２２を構成
するマイクロコンピュータシステムの要素であり、２３
はマイクロプロセッサ狸、２４はメモリＭＲＯＭｌ２５
はＩ／ｏバスであり、ＣＳＬＤＲ２２はＭＲＯＭ２４に
書かれているプログラムにより動作する。
選択されてＣＣＳ３のアドレスを指定し、ＣＣＳ３から
ＣＳ４のアドレス（命令の入口番地）が読出されセレク
タ１１を介してＭＣＡＲ６にセットされる。ＭＣＡＲ６
にセットされたＣＣＳ３の出力はセレクタ１２により選
択されてＣＳ４のアドレスを指定し、ＭＩＲ５にマイク
ロ命令がセットされて情報処理装置内の各種制御信号と
なる。ＭＩＲ５にマイクロ命令がセットされると同時に
、マイクロ命令内にブランチマイクロ命令があればセレ
クタ１１を介してブランチアドレスがＭＣＡＲ６にセッ
トされ、ブランチマイクロ命令がなければＭＣＡＲ６が
＋１制御されて、次のマイクロ命令をＭＩＲ５に読出す
。このようにして通常のマイクロ命令処理が実行される
。また第２図に示すように、ＣＣＳ３に格納されるデー
タは、ＣＳ４の入口番地（フィールド１）だけでなくバ
イブライン（並列）動作時の次の命令解読時を指示する
ために現在解読中の命令が必要とするマシンサイクル数
（フィールド２）及びＩＲ８にセットされた命令のイリ
ーガル番地修飾を指示を与える部分（フィールド３）の
ような他の制御信号も含むことができる。第３図は本発
明の他の実施例を示すもので、図中２１はＥＭｌ２２は
ＣＳＬＤＲｌ２３，２４，２５はＣＳＬＤＲ２２を構成
するマイクロコンピュータシステムの要素であり、２３
はマイクロプロセッサ狸、２４はメモリＭＲＯＭｌ２５
はＩ／ｏバスであり、ＣＳＬＤＲ２２はＭＲＯＭ２４に
書かれているプログラムにより動作する。
２６はＩＲｌ２７はＣＣＳｌ２８はＣＳｌ２９はＭＩＲ
ｌ３ＯはＭＣＡＲｌ３ｌはＣＣＳアドレスレジスタＣＣ
ＳＡＲｌ３２はＩＲ２６内命令コードと１／ｏバス２５
のデータとを入力とするセレクタ、３３はＣＣＳ２７の
出力とＭＩＲ２９のブランチフィールドとｌ／ｏバス２
５のデータとを入力とするセレクタである。また第４図
は上言部Ｍ２ｌに格納されているローディングデータ例
を示し、第５図は上記ＭＲＯＭ２４に格納されているプ
ログラムのフローチャートを示したものである。この第
３図に示す他の実施例に於ける動作は、ＣＳＬＤＲ２ｌ
がマイクロコンピュータシステムで構成され、ＣＣＳ２
７、ＣＳ２８、ＣＣＳＡＲ３ｌ、ＭＣＡＲ３Ｏ等がマイ
クロコンピュータの１／０として接続されて、第５図に
示すフローチャートのプログラムによつて制御される点
、並びにＥＭ２ｌに格納されているローディングデータ
フォーマットの差（第４図参照）を除いて上記第１図に
示した一実施例と同様である。
ｌ３ＯはＭＣＡＲｌ３ｌはＣＣＳアドレスレジスタＣＣ
ＳＡＲｌ３２はＩＲ２６内命令コードと１／ｏバス２５
のデータとを入力とするセレクタ、３３はＣＣＳ２７の
出力とＭＩＲ２９のブランチフィールドとｌ／ｏバス２
５のデータとを入力とするセレクタである。また第４図
は上言部Ｍ２ｌに格納されているローディングデータ例
を示し、第５図は上記ＭＲＯＭ２４に格納されているプ
ログラムのフローチャートを示したものである。この第
３図に示す他の実施例に於ける動作は、ＣＳＬＤＲ２ｌ
がマイクロコンピュータシステムで構成され、ＣＣＳ２
７、ＣＳ２８、ＣＣＳＡＲ３ｌ、ＭＣＡＲ３Ｏ等がマイ
クロコンピュータの１／０として接続されて、第５図に
示すフローチャートのプログラムによつて制御される点
、並びにＥＭ２ｌに格納されているローディングデータ
フォーマットの差（第４図参照）を除いて上記第１図に
示した一実施例と同様である。
上記したようにこの発明によれば、命令コードと制御記
憶入口番地とのアドレス対応情報を書換可能なアドレス
変換用記憶部に貯え、このアドレス変換用記憶部より、
命令コードに対応した制御記憶入口番地を示すアドレス
情報を得る構成としたことにより、命令コードと制御記
憶入口番地との対応付けの変更が容易かつ迅速に行なえ
、また″制御記憶部を書換可能としてこの制御記憶部と
アドレス変換用記憶部とを論理的に連続番地とみなして
同一のローディング制御部によりローディング制御を行
なうことにより、上記各記憶部へのローディングが容易
かつ能率的に実行できる。
憶入口番地とのアドレス対応情報を書換可能なアドレス
変換用記憶部に貯え、このアドレス変換用記憶部より、
命令コードに対応した制御記憶入口番地を示すアドレス
情報を得る構成としたことにより、命令コードと制御記
憶入口番地との対応付けの変更が容易かつ迅速に行なえ
、また″制御記憶部を書換可能としてこの制御記憶部と
アドレス変換用記憶部とを論理的に連続番地とみなして
同一のローディング制御部によりローディング制御を行
なうことにより、上記各記憶部へのローディングが容易
かつ能率的に実行できる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロック図、第２図
は上記第１図に示されるアドレス変換用記憶部の記憶例
を示す図、第３図はこの発明の他の実施例を示すブロッ
ク図、第４図は上記第３図に示される外部記憶装置に格
納されたローディングデータの一例を示す図、第５図は
上記第３図に示される外部記憶ローディング回路を構成
するマイクロコンピュータにおけるプログラムのフロー
チャートである。 １，２１・・・・・・外部記憶装置（ＥＭ）、２，２２
・・制御記憶ローディング回路（ＣＳＬＤＲ）、３，２
７・・・・アドレス変換用記憶部（ＣＣＳ）、４，２８
・・・・・制御記憶（ＣＳ）、５，２９・ ・・マイク
ロ命令レジスタ（ＭＩＲ）、６，３０・・・・・マイク
ロ命令アドレスレジスタ（ＭＣＡＲ）、７・・・・・制
御記憶ローディングアドレスレジスタ（ＣＳＬＡＲ）、
８，２６・・・・・命令レジスタ（ＩＲ）、９・・・・
・・データレジスタ（ＣＳＤＲ）、１０，１１，１２，
３２，３３・・・・セレクタ。
は上記第１図に示されるアドレス変換用記憶部の記憶例
を示す図、第３図はこの発明の他の実施例を示すブロッ
ク図、第４図は上記第３図に示される外部記憶装置に格
納されたローディングデータの一例を示す図、第５図は
上記第３図に示される外部記憶ローディング回路を構成
するマイクロコンピュータにおけるプログラムのフロー
チャートである。 １，２１・・・・・・外部記憶装置（ＥＭ）、２，２２
・・制御記憶ローディング回路（ＣＳＬＤＲ）、３，２
７・・・・アドレス変換用記憶部（ＣＣＳ）、４，２８
・・・・・制御記憶（ＣＳ）、５，２９・ ・・マイク
ロ命令レジスタ（ＭＩＲ）、６，３０・・・・・マイク
ロ命令アドレスレジスタ（ＭＣＡＲ）、７・・・・・制
御記憶ローディングアドレスレジスタ（ＣＳＬＡＲ）、
８，２６・・・・・命令レジスタ（ＩＲ）、９・・・・
・・データレジスタ（ＣＳＤＲ）、１０，１１，１２，
３２，３３・・・・セレクタ。
Claims (1)
- １ マイクロプログラム制御方式の情報処理装置に於い
て、書換可能な制御記憶部と、この制御記憶部の入口番
地と命令コードとのアドレス対応情報を記憶する書換可
能なアドレス変換用記憶部と、このアドレス変換用記憶
部と上記制御記憶部とを連続番地とみなして上記各記憶
部に共通にローディング制御を行なうローディング制御
部とを有し、上記制御記憶部と上記アドレス変換用記憶
部とを共通のローディング制御部によりローディング制
御することを特徴とした情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16214678A JPS6051740B2 (ja) | 1978-12-26 | 1978-12-26 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16214678A JPS6051740B2 (ja) | 1978-12-26 | 1978-12-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587245A JPS5587245A (en) | 1980-07-01 |
| JPS6051740B2 true JPS6051740B2 (ja) | 1985-11-15 |
Family
ID=15748904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16214678A Expired JPS6051740B2 (ja) | 1978-12-26 | 1978-12-26 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051740B2 (ja) |
-
1978
- 1978-12-26 JP JP16214678A patent/JPS6051740B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587245A (en) | 1980-07-01 |
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