JPH03280150A - 切り換え型共有メモリ - Google Patents
切り換え型共有メモリInfo
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- JPH03280150A JPH03280150A JP7902190A JP7902190A JPH03280150A JP H03280150 A JPH03280150 A JP H03280150A JP 7902190 A JP7902190 A JP 7902190A JP 7902190 A JP7902190 A JP 7902190A JP H03280150 A JPH03280150 A JP H03280150A
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- Japan
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- memory
- processors
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 47
- 239000000872 buffer Substances 0.000 abstract description 13
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 102100035589 Distal membrane-arm assembly complex protein 2 Human genes 0.000 abstract description 2
- 101000930307 Homo sapiens Distal membrane-arm assembly complex protein 2 Proteins 0.000 abstract description 2
- 102100035587 Distal membrane-arm assembly complex protein 1 Human genes 0.000 abstract 1
- 101000930299 Homo sapiens Distal membrane-arm assembly complex protein 1 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、複数のプロセッサで並列分散処理を行うマル
チプロセッサシステムにおいて、プロセッサ間相互の結
合に用いる共有メモリに関するものである。
チプロセッサシステムにおいて、プロセッサ間相互の結
合に用いる共有メモリに関するものである。
［従来の技術］
マルチプロセッサシステムに用いられている従来のこの
種の共有メモリは、−船釣に共有メモリによって結合さ
れている複数のプロセッサが、同時に共有メモリを読み
書きすることを禁じており、メモリ読み書きの調停が必
要であった。ｉな、マルチプロセッサシステムのプロセ
ッサ結合網において、隣接していないプロセッサ間のデ
ータ転送は、その中間に位置する複数のプロセッサの中
継を必要とした。
種の共有メモリは、−船釣に共有メモリによって結合さ
れている複数のプロセッサが、同時に共有メモリを読み
書きすることを禁じており、メモリ読み書きの調停が必
要であった。ｉな、マルチプロセッサシステムのプロセ
ッサ結合網において、隣接していないプロセッサ間のデ
ータ転送は、その中間に位置する複数のプロセッサの中
継を必要とした。
［発明が解決しようとする問題点］
上述のような従来技術では、多数のプロセッサが同時に
共有メモリを読み書きをしようとする場合、各プロセッ
サからの要求を調停するための待時間や、プロセッサ結
合網で隣接していないプロセッサ間のデータ転送を中継
するプロセッサでのデータ移動が、並列処理の効率を低
下させていた。
共有メモリを読み書きをしようとする場合、各プロセッ
サからの要求を調停するための待時間や、プロセッサ結
合網で隣接していないプロセッサ間のデータ転送を中継
するプロセッサでのデータ移動が、並列処理の効率を低
下させていた。
本発明は、共有メモリを用いたプロセッサ結合網におい
て、従来知られているこのような問題点を改善すること
を目的とする。
て、従来知られているこのような問題点を改善すること
を目的とする。
［問題点を解決するための手段］
本発明は、相互に結合されるプロセッサがそれぞれ個別
のメモリを持っており、これらのメモリを一括して切り
換えることによってプロセッサ間でのデータ交換を容易
にすると共に、ダイレクトメモリアクセスによってプロ
セッサ結合網中の中継プロセッサに負荷をかけずにデー
タ転送を行なうものであり、上述の従来技術の問題点を
解決するものである。
のメモリを持っており、これらのメモリを一括して切り
換えることによってプロセッサ間でのデータ交換を容易
にすると共に、ダイレクトメモリアクセスによってプロ
セッサ結合網中の中継プロセッサに負荷をかけずにデー
タ転送を行なうものであり、上述の従来技術の問題点を
解決するものである。
［実施例］
本発明の共有メモリを図面に基づいて説明する。
第１図は、共有メモリ１の構成を示している。共有メモ
リ１は、切り換えスイッチ２とメモリ１゜メモリ２から
構成されている。切り換えスイッチ２が第１図の状態に
なっているとき、ＣＰＵＩはバッファ１を介してメモリ
１を自由に読み書きすることができ、ＣＰＵ２はメモリ
２を同様に読み書きすることができる０次に、切り換え
スイッチ２を切り換えると、ＣＰＵＩはメモリ２を、Ｃ
ＰＵ２はメモリ１を読み書きすることができる。このよ
うに、切り換えスイッチ２を切り換えることによって、
メモリに蓄えられている内容をＣＰＵ１、ＣＰＵ２で交
換して共有することができる。
リ１は、切り換えスイッチ２とメモリ１゜メモリ２から
構成されている。切り換えスイッチ２が第１図の状態に
なっているとき、ＣＰＵＩはバッファ１を介してメモリ
１を自由に読み書きすることができ、ＣＰＵ２はメモリ
２を同様に読み書きすることができる０次に、切り換え
スイッチ２を切り換えると、ＣＰＵＩはメモリ２を、Ｃ
ＰＵ２はメモリ１を読み書きすることができる。このよ
うに、切り換えスイッチ２を切り換えることによって、
メモリに蓄えられている内容をＣＰＵ１、ＣＰＵ２で交
換して共有することができる。
第１図のＤＭＡＣｌ、ＤＭＡＣ２は、それぞれＣＰＵＩ
、ＣＰＵ２に代わって、他の共有メモリとのデータ転送
を担当する。この時プロセッサの回路は、バッファ１．
バッファ２によって切り放されているためプロセッサに
負担を掛けずにデータ転送が可能である。第２図は、ア
ドレス信号線。
、ＣＰＵ２に代わって、他の共有メモリとのデータ転送
を担当する。この時プロセッサの回路は、バッファ１．
バッファ２によって切り放されているためプロセッサに
負担を掛けずにデータ転送が可能である。第２図は、ア
ドレス信号線。
コントロール信号線における切り換えスイッチ２の構成
を示している。切り換えスイッチ２は、３ステートバツ
フア１１と３ステートバツフア１２゜スイッチ制御回路
１３から構成されている。スイッチ制御回路１３の出力
ＳがＨであると、３ステートバツフア１１が導通となっ
て、バッファ１からメモリ１への回路とバッファ２から
メモリ２への一回路が作られる０次に、スイッチ制御回
路１３の出力Ｓがしてあると、３ステートバツフア１２
が導通となって、バッファ１からメモリ２への回路とバ
ッファ２からメモリ１への回路が作られる。
を示している。切り換えスイッチ２は、３ステートバツ
フア１１と３ステートバツフア１２゜スイッチ制御回路
１３から構成されている。スイッチ制御回路１３の出力
ＳがＨであると、３ステートバツフア１１が導通となっ
て、バッファ１からメモリ１への回路とバッファ２から
メモリ２への一回路が作られる０次に、スイッチ制御回
路１３の出力Ｓがしてあると、３ステートバツフア１２
が導通となって、バッファ１からメモリ２への回路とバ
ッファ２からメモリ１への回路が作られる。
双方向のデータ信号線に対する切り換えスイッチ２につ
いてもほぼ同様な構成で実現できる。第３図は、スイッ
チ制御回路１３の構成を示す、共有メモリに結合された
２つのプロセッサからそれぞれ、共有メモリ切り換え要
求信号Ｘ、Ｙがスイッチ制御回路１３に入力される。ス
イッチ制御回路１３は、要求信号Ｘ、Ｙの論理が同じ時
のみ出力Ｓの論理を入力の論理と一致させる。要求信号
Ｘ。
いてもほぼ同様な構成で実現できる。第３図は、スイッ
チ制御回路１３の構成を示す、共有メモリに結合された
２つのプロセッサからそれぞれ、共有メモリ切り換え要
求信号Ｘ、Ｙがスイッチ制御回路１３に入力される。ス
イッチ制御回路１３は、要求信号Ｘ、Ｙの論理が同じ時
のみ出力Ｓの論理を入力の論理と一致させる。要求信号
Ｘ。
Ｙの論理が一致していない場合、出力Ｓは前の論理を保
持する。たとえば、入力ｘ、Ｙが共にＨのとき、出力Ｓ
はＨへ変化するが、入力Ｘ、Ｙがり。
持する。たとえば、入力ｘ、Ｙが共にＨのとき、出力Ｓ
はＨへ変化するが、入力Ｘ、Ｙがり。
Ｈと変化しても出力ＳはＨのまま保持される。第４図は
、スイッチ制御回路１３の真理値表である。
、スイッチ制御回路１３の真理値表である。
共有メモリに結合されたプロセッサが切り換えスイッチ
の状態を確認できるようにするため、スイッチ制御回路
１３の出力Ｓは、切り換えスイッチ２に送られると同時
に各プロセッサにも共有メモリが切り換えら−れた情報
として送り返される。
の状態を確認できるようにするため、スイッチ制御回路
１３の出力Ｓは、切り換えスイッチ２に送られると同時
に各プロセッサにも共有メモリが切り換えら−れた情報
として送り返される。
［発明の効果］
本発明は、上記のように構成した共有メモリであり、各
種のプロセッサ結合回路網に対して、従来技術でのアー
ビトレーションオーバーヘッドやデータ中継オーバーヘ
ッドの問題点を改善する。
種のプロセッサ結合回路網に対して、従来技術でのアー
ビトレーションオーバーヘッドやデータ中継オーバーヘ
ッドの問題点を改善する。
第１図は本発明の構成図、第２図は切り換えスイッチの
回路図、第３図はスイッチ制御回路図、第４図は第３図
に示したスイッチ制御回路の真理値表である０図中１は
共有メモリ、２は切り換えスイッチ、３．４は共有メモ
リ内の独立なメモリ、５．７はプロセッサ、６，８はバ
ッファ回路、９゜１０はＤＭＡコントローラ、１１．１
２は３ステートバツフア、１３はスイッチ制御回路、１
４はＥＸ−ＯＲゲート、１５．１６はＡＮＤゲート、１
７はＯＲゲートを示す。 第 図 ＤＭＡＣ：ＤｉｒｅｃｔＩｌｅｗａｒｙＡｃｃｅｓｓＣ
ｏｎｔｒｏｌＩｅｒ←−→： アドレス信号線。 データ信号線。 コントロール信号線 第 図 第 図 第 図
回路図、第３図はスイッチ制御回路図、第４図は第３図
に示したスイッチ制御回路の真理値表である０図中１は
共有メモリ、２は切り換えスイッチ、３．４は共有メモ
リ内の独立なメモリ、５．７はプロセッサ、６，８はバ
ッファ回路、９゜１０はＤＭＡコントローラ、１１．１
２は３ステートバツフア、１３はスイッチ制御回路、１
４はＥＸ−ＯＲゲート、１５．１６はＡＮＤゲート、１
７はＯＲゲートを示す。 第 図 ＤＭＡＣ：ＤｉｒｅｃｔＩｌｅｗａｒｙＡｃｃｅｓｓＣ
ｏｎｔｒｏｌＩｅｒ←−→： アドレス信号線。 データ信号線。 コントロール信号線 第 図 第 図 第 図
Claims (1)
- １ ２個のプロセッサが各々自由に読み書きできる２個
のメモリと、その２個のメモリを互いに交換させるため
に回路を切り換える切り換えスイッチと、共有メモリ間
のデータ転送を高速に行なうＤＭＡコントローラから成
り、２個のプロセッサをそのどちらのプロセッサとも接
続可能な２個のメモリによって結合させると共に、プロ
セッサに負担をかけずにプロセッサに結合された共有メ
モリ間のデータ転送を高速で行なう共有メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7902190A JPH03280150A (ja) | 1990-03-29 | 1990-03-29 | 切り換え型共有メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7902190A JPH03280150A (ja) | 1990-03-29 | 1990-03-29 | 切り換え型共有メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280150A true JPH03280150A (ja) | 1991-12-11 |
Family
ID=13678291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7902190A Pending JPH03280150A (ja) | 1990-03-29 | 1990-03-29 | 切り換え型共有メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280150A (ja) |
-
1990
- 1990-03-29 JP JP7902190A patent/JPH03280150A/ja active Pending
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