JPH03293770A - 薄膜トランジスタメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタメモリに関するものである。

〔従来の技術〕

最近、電気的に書込み、消去、読出しが可能なＥ２ＦＲ
ＯＭ等のメモリとして、メモリ用トランジスタと選択用
トランジスタとを薄膜トランジスタで構成した薄膜トラ
ンジスタメモリが考えられている。

この薄膜トランジスタメモリとしては、従来、ガラス等
からなる絶縁性基板の上に、メモリ用の薄膜トランジス
タ（以下メモリトランジスタという）と選択用の薄膜ト
ランジスタ（以下選択トランジスタという）とを隣接さ
せて形成し、このメモリトランジスタと選択トランジス
タとを、その一方のソース電極と他方のドレイン電極と
を接続する接続配線を介して直列に接続してトランジス
タメモリを構成したものが知られている。なお、メモリ
トランジスタと選択トランジスタとはそれぞれ、ゲート
電極と、ゲート絶縁膜と、１型半導体層と、ソース、ド
レイン電極とを積層して構成されており、メモリトラン
ジスタのゲート絶縁膜は電荷蓄積機能をもつ絶縁膜で形
成され、選択トランジスタのゲート絶縁膜は電荷蓄積機
能のない絶縁膜で形成されている。

第９図は前記従来の薄膜トランジスタメモリの等価回路
図であり、ここでは、１つのメモリトランジスタに対し
て２つの選択トランジスタを備えた薄膜トランジスタメ
モリの等価回路を示している。

第９図において、Ｔ１はメモリトランジスタ、Ｔ２はメ
モリトランジスタＴ１の両側に配置された２つの選択ト
ランジスタであり、メモリトランジスタＴ　のソース電
極Ｓ、は一方の選択トランジスタＴ２のドレイン電極Ｄ
２に接続され、メモリトランジスタＴ、のドレイン電極
り、は他方の選択トランジスタＴ２のソース電極Ｓ２に
接続されている。そして、前記一方の選択トランジスタ
Ｔ２のソース電極Ｓ２はトランジスタメモリのソース電
極Ｓ０とされ、他方の選択トランジスタＴ２のドレイン
電極Ｄ２はトランジスタメモリのドレイン電極り。とさ
れており、前記ソース電極Ｓｏは図示しないソースライ
ンに接続され、前記ドレイン電極Ｄｏは図示しないドレ
インラインに接続されている。またメモリトランジスタ
Ｔ　のゲート電極Ｇ１は図示しない第１のゲートライン
に接続され、２つの選択トランジスタＴ２のゲート電極
Ｇ２は図示しない第２のゲートラインに共通接続されて
いる。なお、前記第１および第２のゲートラインは多数
本平行に配線され、ソースラインおよびドレインライン
はゲートラインと直交させて多数本配線されており、メ
モリトランジスタＴ１と選択トランジスタＴ２とによっ
て構成される薄膜トランジスタメモリは、第１．第２ゲ
ートラインとソース、ドレインラインとの交差部にそれ
ぞれ形成されている。

この薄膜トランジスタメモリの書込み、消去。

読出しは次のようにして行なわれる。

第９図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第９図（
ａ）に示すように、ソース電極Ｓ。およびドレイン電極
り。を接地（ＧＮＤ）するとともに、選択トランジスタ
Ｔ２のゲート電極Ｇ２にＯＮＥ圧Ｖ。Ｎを印加し、メモ
リトランジスタＴ。

のゲート電極Ｇ、に書込み電圧＋ＶＰを印加する。

このような電圧を印加すると、選択トランジスタＴ２が
オンし、メモリトランジスタＴ１のゲート電極Ｇ１とソ
ース、ドレイン電極Ｓ＋、Ｄ＋　との間に書込み電圧＋
■Ｐかかかって、メモリトランジスタＴ１が書込み状態
（ＯＦＦ状態）となる。

また消去時は、第９図（ｂ）に示すように、ソース電極
Ｓ。およびドレイン電極り。を接地（ＧＮＤ）するとと
もに、選択トランジスタＴ２のゲート電極Ｇ２にＯＮ電
圧Ｖ。Ｎを印加し、メモリトランジスタＴ１のゲート電
極Ｇ１に、書込み電圧子Ｖ、とは逆電位の消去電圧−■
、を印加する。このような電圧を印加すると、選択トラ
ンジスタＴ２がオンし、メモリトランジスタＴ１のゲー
ト電極Ｇ、とソース、ドレイン電極Ｓ、、Ｄ。

との間に書込み電圧＋ＶＰと逆電位の電位差（Ｖｐ）が
生して、メモリトランジスタＴ１が消去状態（ＯＮ状ｆ
ｌ）となる。

一方、読出し時は、第９図（ｃ）に示すように、メモリ
トランジスタＴ１のゲート電極Ｇ１とソース電極Ｓ。を
接地（ＧＮＤ）するとともに、選択トランジスタＴ２の
ゲート電極Ｇ２にＯＮ電圧ＶＯＮを印加し、ドレイン電
極Ｄ０に読出し電圧■ｐを印加する。このような電圧を
印加すると、メモリトランジスタＴ０が消去状態（ＯＮ
状態）であればドレイン電極り。からソース電極Ｓ。に
電流が流れ、メモリトランジスタＴ１が書込み状態（Ｏ
ＦＦ状態）であれば前記電流は流れないため、ソース電
極Ｓｏからソースラインに流れる電流の有無に応じた読
出しデータが出力される。

なお、ここでは１つのメモリトランジスタＴ。

に対して２つの選択トランジスタＴ２を備えた薄膜トラ
ンジスタメモリについて説明したが、薄膜トランジスタ
メモリには、１つのメモリトランジスタに対して１つの
選択トランジスタを備えているものもある。

〔発明が解決しようとする課題〕

しかしながら、前記従来の薄膜トランジスタメモリは、
基板上にメモリ用の薄膜トランジスタと選択用の薄膜ト
ランジスタとを隣接させて形成して、このメモリトラン
ジスタと選択トランジスタとを接続配線により直列に接
続したものであるため、１つのトランジスタメモリの素
子面！（平面積）が大きく、シたがってトランジスタメ
モリを縦横に配列して構成されるメモリマトリックスの
集積度を上げることが難しいという問題をもっていた。

しかも、従来の薄膜トランジスタメモリは、メモリ用薄
膜トランジスタのゲート絶縁膜を電荷蓄積機能をもつ絶
縁膜とし、選択用薄膜トランジスタのゲート絶縁膜を電
荷蓄積機能のない絶縁膜としたものであるため、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ別工程で製造しなければならず、したがって薄膜ト
ランジスタメモリの製造に多くの工程数を要するという
問題ももっていた。

本発明は前記のような実情にかんがみてなされたもので
あって、その目的とするところは、メモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとで構成されるトラン
ジスタメモリの素子面積を小さくして集積度を上げるこ
とができるとともに、少ない工程数で容易に製造するこ
とができる薄膜トランジスタメモリを提供することにあ
る。

〔課題を解決するための手段〕

本発明の薄膜トランジスタメモリは、絶縁性基板上に形
成された下部ゲート電極と、この下部ゲート電極を覆っ
て前記基板上に形成された電荷蓄積機能をもつ下部ゲー
ト絶縁膜と、この下部ゲート絶縁膜の上に形成された半
導体層と、この半導体層の両側部の上に形成されたソー
ス、ドレイン電極と、前記半導体層およびソース、ドレ
イン電極の上に形成された電荷蓄積機能のない上部ゲー
ト絶縁膜と、この上部ゲート絶縁膜の上に形成された上
部ゲート電極とを備え、前記下部ゲート電極と下部ゲー
ト絶縁膜と半導体層およびソース。

ドレイン電極とでメモリ用薄膜トランジスタを構成し、
前記半導体層およびソース、ドレイン電極と上部ゲート
絶縁膜と上部ゲート電極とで選択用薄膜トランジスタを
構成するとともに、前記基板上に前記半導体層の一部分
に対向させて突出膜を形成し、前記基板上に前記突出膜
を乗越えさせて形成した下部ゲートラインの突出膜乗越
え部を前記下部ゲート電極として、前記下部ゲート絶縁
膜の前記下部ゲート電極と対向する部分をメモリ領域と
し、前記下部ゲート絶縁膜は、前記基板上に前記下部ゲ
ートラインを厚く覆い前記下部ゲート電極は薄く覆う厚
さに形成した平坦化絶縁膜の上に形成し、かつ前記上部
ゲート電極は前記半導体層の全体に対向させて形成する
とともに、前記上部ゲート絶縁膜を、前記半導体層の全
体を覆う下層絶縁膜と、この下層絶縁膜の表面全体に形
成されたエツチングストッパ用絶縁膜と、このエツチン
グストッパ用絶縁膜の上に前記メモリ領域に対応させて
形成された上層絶縁膜とからなる積層膜としたものであ
る。

〔作用〕

すなわち、 本発明の薄膜トランジスタメモリは、 下部ゲート電極と電荷蓄積機能をもつ下部ゲート絶縁膜
と半導体層およびソース、ドレイン電極とを積層して構
成したメモリ用薄膜トランジスタの上に、電荷蓄積機能
のない上部ゲート絶縁膜と上部ゲート電極とを積層して
、前記半導体層およびソース、ドレイン電極をメモリ用
薄膜トランジスタと共用する選択用薄膜トランジスタを
構成したものであり、この薄膜トランジスタメモリは、
メモリ用薄膜トランジスタと選択用薄膜トランジスタと
を積層して構成したものであるから、メモリ用薄膜トラ
ンジスタと選択用薄膜トランジスタとで構成されるトラ
ンジスタメモリの素子面積を小さくして集積度を上げる
ことができるし、また前記半導体層およびソース、ドレ
イン電極をメモリ用薄膜トランジスタと選択用薄膜トラ
ンジスタとに共用しているため、少ない工程数で容易に
製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
上に半導体層の一部分に対向させて突出膜を形成し、こ
の基板上に前記突出膜を乗越えさせて形成した下部ゲー
トラインの突出膜乗越え部を前記下部ゲート電極として
、下部ゲート絶縁膜の下部ゲート電極と対向する部分を
メモリ領域とするとともに、前記下部ゲートラインおよ
び下部ゲート電極の上に、下部ゲートラインを厚く覆い
下部ゲート電極は薄く覆う平坦化絶縁膜を形成して、こ
の平坦化絶縁膜の上に下部ゲート絶縁膜を形成すること
により、半導体層のメモリ領域対応部分以外の部分と下
部ゲートラインとの間の絶縁層（弔坦化絶縁膜と下部ゲ
ート絶縁膜）の層厚を厚くし、さらに、半導体層と上部
ゲート電極との間の上部ゲート絶縁膜を、半導体層の全
体を覆う下層絶縁膜とその表面全体に形成したエツチン
グストッパ用絶縁膜とその上に前記メモリ領域に対応さ
せて形成した上層絶縁膜とからなる積層膜とすることに
より、この上部ゲート絶縁膜の膜厚を半導体層のメモリ
領域対応部分の上において厚くしているため、半導体層
の選択用薄膜トランジスタ領域（下部ゲート絶縁膜のメ
モリ領域以外の領域に対応する部分）とメモリ用薄膜ト
ランジスタのゲート電極である下部ゲート電極との間（
下部ゲートラインとの間）　および半導体層のメモリ用
薄膜トランジスタ領域（下部ゲート絶縁膜のメモリ領域
に対応する部分）と選択用薄膜トランジスタのゲート電
極である上部ゲート電極との間をそれぞれ確実に絶縁分
離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタかメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲート電圧の影響で誤動作するこ
ともないから、半導体層およびソース、ドレイン電極を
共用するメモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとを積層して構成したものでありながら、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ正常に動作させて安定した書込み、消去、読出しを
行なうことができる。

しかも本発明では、上部ゲート絶縁膜を、下層絶縁膜の
表面全体にエツチングストッパ用絶縁膜を形成しその上
に上層絶縁膜を形成した積層膜としているため、上層絶
縁膜を前記メモリ領域に対応する形状にバターニングす
るエツチング時に下層絶縁膜がダメージを受けることは
なく、したがって、膜厚を半導体層のメモリ領域対応部
分の上において厚くした前記上部ゲート絶縁膜を歩留よ
く形成して、薄膜トランジスタメモリの信頼性を向上さ
せることかできる。

〔実施例］ 以下、本発明の実施例を図面を参照して説明する。

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図である。

この薄膜トランジスタメモリの構造を説明すると、図中
１１はガラス等からなる絶縁性基板であり、この基板１
１上には下部ゲート電極ＧＩＯが形成されている。この
下部ゲート電極Ｇ、。は、基板１１上に形成した下部ゲ
ートラインＧＬ、。の一部により、下部ゲートラインＧ
Ｌ工。の上方に突出させて形成されている。すなわち、
前記下部ゲートラインＧ　Ｌ　１．は、基板１１上に下
部ゲート電極Ｇ、。の形成部分に対応させて形成した厚
膜の突出膜１２を乗越えさせて形成されており、下部ゲ
ート電極ＧＩＧは、下部ゲートラインＧ　Ｌ　、ｏの突
出膜乗越え部によって形成されている。なお、前記突出
膜１２は、例えばＳｔ　Ｎ　（窒化シリコン）等の絶縁
膜あるいはＴａ　　（タンタル）等の金属膜によって、
ａｏｏｏ人の厚さに形成されており、下部ゲート電極Ｇ
１ｏは、基板１１上の下部ゲートラインＧ　Ｌ　、。よ
り突出膜１２の厚さ（３０００人）だけ突出している。

また、前記基板１１上にはそのほぼ全面にわたって、前
記下部ゲートラインＧＬ１ｏおよび下部ゲート電極ＧＩ
Ｏを覆う平坦化絶縁膜１３が形成されている。この平坦
化絶縁膜１３は電荷蓄積機能のない絶縁膜からなってお
り、この平坦化絶縁膜１３は、下部ゲートラインＧ　Ｌ
　１．を厚く覆い、下部ゲート電極Ｇ１゜は薄く覆う厚
さに形成されている。なお、この平坦化絶縁膜１３の下
部ゲートラインＧ　Ｌ　ｒ　ｏ上の部分の膜厚は４００
０人、下部ゲート電極ＧＩｏ上の部分の膜厚は１０００
人である。

そして、この平坦化絶縁膜１３の上には、そのほぼ全面
にわたって下部ゲート絶縁膜１４が形成されている。こ
の下部ゲート絶縁膜１４はその上層部の全域に電荷蓄積
機能をもたせたもので、この下部ゲート絶縁膜１４は、
電荷蓄積機能のないＳｉＮからなる下層絶縁膜１４ａの
上に、Ｓｌ（シリコン）の組成比を多くして電荷蓄積機
能をもたせたＳｉＮからなるメモリ性絶縁膜１４ｂを積
層した二層膜となっている。なお、前記下層絶縁膜１４
ａの膜厚は９００人、メモリ性絶縁膜１４ｂの膜厚は１
００人である。この下部ゲート絶縁膜１４の上（メモリ
性絶縁膜１４ｂの上）には、アモルファスシリコンまた
はポリシリコンからなるｉ型の半導体層１５がトランジ
スタメモリの素子形状に対応するパターンに形成されて
おり、この半導体層１５の両側部の上には、ｎ型半導体
（ｎ型不純物をドープしたアモルファスシリコンまたは
ポリシリコン）からなるオーミックコンタクト層１６を
介して、ソース電極Ｓとドレイン電極りが形成されてい
る。このソース電極Ｓおよびドレイン電極りはそれぞれ
、下部ゲート絶縁膜１４の上に前記下部ゲートラインＧ
　Ｌ　、ｏと直交させて配線したソースラインＳＬおよ
びドレインラインＤＬにつながっている◎ また、前記半導体層１５およびソース、ドレイン電極Ｓ
、Ｄの上には、基板１１のほぼ全面にわたって、電荷蓄
積機能のないＳＩＮからなる上部ゲート絶縁膜１７が形
成されている。この上部ゲート絶縁膜１７の上には、上
部ゲートラインＧＬ２ｏが下部ゲートラインＧＬ、。と
平行に配線されており、この上部ゲートラインＧＬ２ｏ
のうちの半導体層１５上の部分は上部ゲート電極０２０
とされている。

そして、前記下部ゲート電極ＧＩＧと、平坦化絶縁膜１
３および電荷蓄積機能をもつ下部ゲート絶縁膜１４と、
半導体層１５およびソース、ドレイン電極Ｓ、Ｄとは、
逆スタガー型のメモリ用薄膜トランジスタ（以下、メモ
リトランジスタという）ＴＩＯを構成している。また、
このメモリトランジスタＴＩＯのゲート電極である下部
ゲート電極ＧＩＯは、半導体層１５のチャンネル長方向
の中央部（ソース、ドレイン電極Ｓ、Ｄ間の中央部）に
対向させて、半導体層１５のチャンネル長方向幅のほぼ
１／３の幅に形成されており、したがって下部ゲート絶
縁膜１４は、下部ゲート電極Ｇ１ｏと対向する中央部分
だけがメモリ領域となっている。

一方、上部ゲート電極Ｇ２０は、半導体層１５の全体に
対向する電極とされており、この上部ゲート電極Ｇ２０
と半導体層１５との間の上部ゲート絶縁膜１７は、下部
ゲート絶縁膜１４のメモリ領域（下部ゲート電極ＧＩＯ
の対向部分）上の部分と、ソース、ドレイン電極Ｓ、Ｄ
のほぼ中央に対向する位置から外側の部分の膜厚を厚く
し、前記メモリ領域とソース電極Ｓとの間およびメモリ
領域とドレイン電極りとの間の部分の膜厚をそれぞれ薄
くした絶縁膜とされている。

すなわち、この上部ゲート絶縁膜１７は、半導体層１５
の全体を覆う下層絶縁膜１７ａと、この下層絶縁膜１７
ａの表面全体に形成されたエツチングストッパ用絶縁膜
１７ｂと、このエツチングストッパ用絶縁膜１７ｂの上
に前記メモリ領域およびソース、ドレイン電極Ｓ、Ｄの
ほぼ中央から外側の部分にそれぞれ対応させて形成され
た上層絶縁膜１７ｃとからなる積層膜とされており、前
記下層絶縁膜１７ａと上層絶縁膜１７ｃは例えば電荷蓄
積機能のないＳｉＮで形成され、エツチングストッパ用
絶縁膜１７ｂは例えばＡｌＩ２０ｓ（アルミナ）で形成
されている。また、下層絶縁膜１７ａの膜厚は１９００
人、エツチングストッパ用絶縁膜１７ｂの膜厚は１００
人、上層絶縁膜１７ｃの膜厚は８０００人とされており
、この上部ゲート絶縁膜１７の厚膜部分（下層絶縁膜１
７ａとエツチングストッパ用絶縁膜１７ｂと上層絶縁膜
１７ｃとからなる三層膜部分）の膜厚は、半導体層１５
のメモリ領域対応部分に上部ゲート電極Ｇ２゜からゲー
ト電圧が印加されるのを防ぐのに十分な膜厚（５０００
人）とされ、上部ゲート電極Ｇ２０の薄膜部分（下層絶
縁膜１７ａとエツチングストッパ用絶縁膜１７ｂとから
なる二層膜部分）の膜厚は、半導体層１５に上部ゲート
電極Ｇ２０から十分なゲート電圧を印加できる膜厚（２
０００人）とされている。

なお、この上部ゲート絶縁膜１７の膜厚部分は、ソース
、ドレインラインＳＬ、ＤＬの長さ方向における絶縁膜
全長に形成されている。

そして、前記メモリトランジスタＴＩｏの上には、前記
半導体層１５およびソース、ドレイン電極Ｓ。

ＤをメモリトランジスタＴＩＯと共用する２つの選択用
薄膜トランジスタ（以下、選択トランジスタという）　
Ｔ２Ｏ，Ｔ２゜が形成されている。この２つの選択トラ
ンジスタＴ２゜、Ｔ２゜は、前記半導体層１５およびソ
ース、ドレイン電極Ｓ、Ｄと、電荷蓄積機能のない上部
ゲート絶縁膜１７と、上部ゲート電極Ｇ２０とで構成さ
れたコブラナー型薄膜トランジスタであり、一方の選択
トランジスタＴ２０は、半導体層１５およびソース、ド
レイン電極Ｓ。

Ｄと、上部ゲート絶縁膜１７の一方の薄膜部分と、上部
ゲート電極Ｇ２゜とで構成され、他方の選択トランジス
タＴ２ｏは、前記半導体層１５およびソース、ドレイン
電極Ｓ、Ｄと、上部ゲート絶縁膜１７の他方の薄膜部分
と、上部ゲート電極Ｇ２０とで構成されている。

この２つの選択トランジスタＴ２ｏ、Ｔ２ｏは、そのゲ
ート電極（上部ゲート電極）Ｇ２ｏを半導体層１５の全
体に対向する電極としたことによってゲート側で共通接
続されており、またこの両選択トランジスタＴ２０．Ｔ
２゜は、そのソース　ドレイン電極Ｓ、Ｄをメモリトラ
ンジスタＴ、。と共用したことによって、メモリトラン
ジスタＴＩＯと直列に接続されている。

さらに、前記上部ゲート絶縁膜１７の選択トランジスタ
Ｔ２ｏ、Ｔ２ｏを構成する２箇所の薄膜部分はそれぞれ
、下部ゲート絶縁膜１４のメモリ領域に対応する膜厚部
分のチャンネル長方向の幅を下部ゲート電極ＧＩＱのチ
ャンネル長方向幅より小さくすることによって、下部ゲ
ート電極ＧＩＯの両側部にラップさせである。このよう
にしているのは、メモリトランジスタＴ１ｏと両選択ト
ランジスタＴ　２０＋　　Ｔ　、ｏとの電気的な接続を
確保するためであり、上部ゲート絶縁！！１７の選択ト
ランジスタＴ２０．Ｔ２゜を構成する薄膜部分を下部ゲ
ート電極ＧＩＯにラップさせておけば、半導体層１５の
メモリトランジスタＴ１ｏ領域と選択トランジスタＴ２
゜領域との境界部（下部ゲート絶縁膜１４のメモリ領域
に対応する部分の両側部）に、メモリトランジスタＴ１
ｏのゲート電極（下部ゲート電極）Ｇ＋。

からも選択トランジスタＴ　２ｏ、　　Ｔ　２ｏのゲー
ト電極（上部ゲート電極）Ｇ２０からもゲート電圧を印
加することができるから、メモリトランジスタＴ１゜と
選択トランジスタＴ　、ｏ、　Ｔ　２ｏとの両方をＯＮ
させたときに、半導体層１５を介してドレイン電極りか
らソース電極Ｓに電流が流れる。なお、この実施例では
、上部ゲート絶縁膜１７のメモリ領域上の膜Ｗ部分の幅
を、下部ゲート電極ＧＩＯの幅のほぼ１／２としている
が、この膜厚部分の幅は、下部ゲート電極ＧＩＯの幅量
下であれば任意の幅でよく、要は、上部ゲート絶縁膜１
７の薄膜部分が下部ゲート電極ＧＩＯの少なくとも側縁
に対向していればよい。

第３図は前記薄膜トランジスタメモリの製造方法を示し
たもので、この薄膜トランジスタメモリは次のような工
程で製造される。

まず、第３図（ａ）に示すように、基板１１上に、下部
ゲート電極ＧＩＯの下の突出膜１２となるＳＩＮ等の絶
縁膜またはＴａ等の金属膜を３０００人の厚さに堆積さ
せてこの堆積膜をフォトリソグラフィ法によりパターニ
ングする方法で下部ゲート電極Ｃ＋Ｏの形状に対応する
突出膜１２を形成する。

次に、第３図（ｂ）に示すように、基板１１上に下部ゲ
ートラインＧ　Ｌ　ｒ　ｏおよび下部ゲート電極ＧＩＧ
となるＣｒ　　（クロム）等の金属膜を５００人の厚さ
に堆積させてこの金属膜をフォトリソグラフィ法により
パターニングする方法で下部ゲートラインＧ　Ｌ　ｒ　
ｏを形成し、この下部ゲートラインＧ　Ｌ　ｒ　ｏの突
出膜１２上の部分を下部ゲート電極Ｇ１゜とする。

次に、第３図（ｃ）に示すように、基板１１上の全面に
、ＳＯＧ　（スピン・オン・ガラス）と呼ばれるシラノ
ール系無機絶縁物をスピンコード法により塗布してこれ
を約３００℃で約−時間加熱し、下部ゲートラインＧ　
Ｌ　ｒ　ｏ上の部分の膜厚が４０００人、下部ゲート電
極ＧＩＧ上の部分の膜厚が１０００人で、かつ上面が全
域にわたって平坦な平坦化絶縁膜１３を形成する。

次に、第３図（ｄ）に示すように、前記平坦化絶縁膜１
３の上に、電荷蓄積機能のない下層絶縁膜（Ｓｉ　厚膜
）１４ａと、電荷蓄積機能をもつメモリ性絶縁膜（Ｓｌ
の組成比を多くしたＳｉＮ膜）１４ｂとを、９００人、
１００人の厚さに連続して順次堆積させて、この下層絶
縁膜１４ａとメモリ性絶縁膜１４ｂとからなる二層の下
部ゲート絶縁膜１４を形成し、その上に、ｎ型アモルフ
ァスシリコンまたはｎ型ポリシリコンからなる半導体層
１５と、ｎ型半導体（ｎ型アモルファスシリコンまたは
ｎ型ポリシリコン）からなるオーミックコンタクト層１
６とを、１０００人、２５０人の厚さに連続して順次堆
積させ、さらにその上に、Ｃｒ等からなるソース、ドレ
イン電極用金属膜３０を５００人の厚さに堆積させる。

次に、第３図（ｅ）に示すように、前記ソース。

ドレイン電極用金属膜３０をフォトリソグラフィ法によ
りパターニングしてソース、ドレイン電極Ｓ、Ｄおよび
ソース、ドレインラインＳＬ、、ＤＬを形成し、次いで
オーミックコンタクト層１６をソース、ドレイン電極Ｓ
、Ｄおよびソース、ドレインラインＳＬ、ＤＬの形状に
パターニングする。

次に、第３図（ｆ）に示すように、前記半導体層１５を
フォトリソグラフィ法によりトランジスタメモリの素子
形状にパターニングして、メモリトランジスタＴ１ｏを
構成する。なお、この半導体層１５は、ソースラインＳ
ＬおよびドレインラインＤＬの下にもその全長にわたっ
て残る。

次に、第３図（ｇ）に示すように、基板１１上の全面に
、上部ゲート絶縁膜１７の下層絶縁膜１７ａと、エツチ
ングストッパ用絶縁膜１７ｂと、上層絶縁膜１７ｃを、
１９００人、１００人、　３０００人の厚さに堆積させ
る。

次に、第３図（ｈ）に示すように、前記上層絶縁膜１７
ｃのうち、下部ゲート絶縁膜１４のメモリ領域（下部ゲ
ート電極ＧＩＯの対向部分）とソース電極Ｓとの間およ
び前記メモリ領域とドレイン電極りとの間の部分をフォ
トリソグラフィ法によりエツチング除去し、前記メモリ
領域の上の部分とソース、ドレイン電極Ｓ、Ｄのほぼ中
央に対向する位置から外側の部分とを、下層絶縁膜１７
ａとエツチングストッパ用絶縁膜１７ｂと上層絶縁膜１
７ｃとからなる三層膜部分構造の厚膜部分（膜厚５００
０人）とし、前記メモリ領域とソース。

ドレイン電極Ｓ、Ｄとの間の部分を、下層絶縁膜１７ａ
とエツチングストッパ用絶縁膜１７ｂとからなる二層膜
構造の薄膜部分（膜厚２０００人）薄膜部分とした上部
ゲート絶縁膜１７を形成する。この場合、前記上層絶縁
膜１７ｃの除去部分をエツチングしても、このエツチン
グの進行はエツチングストッパ用絶縁膜１７ｂによって
阻止されるから、上層絶縁膜１７ｃをパターニングする
エツチング時に、下層絶縁膜１７ａがダメージを受ける
ことはなく、したがって、この上部ゲート絶縁膜１７は
歩留よく形成することができる。

次に、第３図（ｉ）に示すように、前記上部ゲート絶縁
膜１７の上にＡｉｌ　　（アルミニウム）等の金属膜を
４０００人の厚さに堆積させ、この金属膜をフォトリソ
グラフィ法によりパターニングして上部ゲート電極Ｇ２
０および上部ゲートラインＧＬ２０を形成して−１２つ
の選択トランジスタＴ２ｏ、Ｔ２゜を構成し、薄膜トラ
ンジスタメモリを完成する。

なお、この製造方法では、平坦化絶縁膜１３をＳＯＧと
呼ばれるシラノール系無機絶縁物の塗布およびその加熱
によって形成しているが、この平坦化絶縁膜１３は他の
方法で形成することもできる。

すなわち、第４図は前記平坦化絶縁膜１３を形成する他
の方法を示している。

この方法は、突出膜１２と下部ゲートラインＧＬ＋ｏお
よび下部ゲート電極ＧＩＯを前述した方法で第４図（ａ
）に示すように形成した後、第４図（ｂ）に示すように
基板１１上の全面にＰＳＧ（燐ガラス）からなる絶縁膜
１３Ａを減圧ＣＶＤ法により約４０００人の厚さに堆積
させ、この後、８５０℃〜１０００℃の水蒸気雰囲気中
で３０分以上加熱するりフロー処理により前記絶縁膜１
３Ａを平坦化して、第４図（Ｃ）に示すように、下部ゲ
ートラインＧＬ１ｏの部分の膜厚が４０００人、下部ゲ
ート電極ＧＩＯ上の膜厚が１０００人の平坦化絶縁膜１
３を形成する方法である。

なお、この第４図の方法で平坦化絶縁膜１３を形成する
場合も、これ以後は、第３図の（ｄ）〜（ｉ）に示した
工程で薄膜トランジスタメモリを製造する。

第５図は前記薄膜トランジスタメモリの等価回路図であ
り、この薄膜トランジスタメモリは、１つの薄膜トラン
ジスタの中に、メモリトランジスタＴ１ｏと２つの選択
トランジスタＴ２゜、Ｔ２Ｏとを積層して形成した構成
となっている。なお、この薄膜トランジスタメモリは、
下部ゲートラインＧ、。および上部ゲートラインＧ２０
とソース、ドレインラインＳＬ、ＤＬとの交差部にそれ
ぞれ形成されている。

二の薄膜トランジスタメモリの書込み、消去読出しは次
のようにして行なわれる。

第５図において、（ａ）は書込み時、（ｂ）は消去時、
（ｃ）は読出し時の電圧印加状態を示している。

まず書込みについて説明すると、書込み時は、第５図（
ａ）に示すように、ソース電極Ｓおよびドレイン電極り
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
０．　Ｔ２Ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎを印
加し、メモリトランジスタＴｌ。

のゲート電極ＧＩＯに書込み電圧＋ＶＰを印加する。

このような電圧を印加すると、２つの選択トランジスタ
Ｔ２０．Ｔ２゜かオンし、メモリトランジスタＴＩＯの
ゲート電極Ｇ、。とソース、ドレイン電極Ｓ。

Ｄとの間に書込み電圧＋■Ｐがかかって下部ゲート絶縁
膜１４のメモリ領域（メモリ性絶縁膜１４ｂのゲート電
極Ｇ、。対向部）に電荷がトラップされ、メモリトラン
ジスタＴＩＯが書込み状態（ＯＦＦ状態）となる。

また消去時は、第５図（ｂ）に示すように、ソース電極
Ｓおよびドレイン電極りを接地（ＧＮＤ）するとともに
、選択トランジスタＴ２ｏのゲート電極Ｇ２゜にＯＮ電
圧Ｖ。Ｎを印加し、メモリトランジスタＴ１ｏのゲート
電極Ｇ、。に、書込み電圧＋■。

とは逆電位の消去電圧−ｖＰを印加する。このような電
圧を印加すると、選択トランジスタＴ　２０＋１２０か
オンし、メモリトランジスタＴ、。のゲート屯ｂ　ｃ　
１ｏとソース、ドレイン電極Ｓ、Ｄとの間に書込み電圧
＋Ｖ、と逆電位の電位差（−ＶＰ　）が生して下部ゲー
ト絶縁膜１４のメモリ領域にトラップされている電荷が
放出され、メモリトランジスタＴ＋ｏが消去状態（ＯＮ
状！！りとなる。

一方、読出し時は、第５図（ｃ）に示すように、メモリ
トランジスタＴ１ｏのゲート電極ＧＩＯとソース電極Ｓ
を接地（ＧＮＤ）するとともに、選択トランジスタＴ２
゜、Ｔ２ｏのゲート電極Ｇ２０にＯＮ電圧Ｖ。Ｎを印加
し、ドレイン電極りに読出し電圧ＶＤを印加する。この
ような電圧を印加すると、メモリトランジスタＴ１ｏが
消去状態（ＯＮ状態）であればドレイン電極りからソー
ス電極Ｓに電流が流れ、メモリトランジスタＴ１ｏが書
込み状態（ＯＦＦ状態）であれば前記電流は流れないた
め、ソース電極Ｓからソースラインに流れる電流の有無
に応じた読出しデータが出力される。

すなわち、前記薄膜トランジスタメモリは、下部ゲート
電極ＧＩＯと電荷蓄積機能をもつ下部ゲート絶縁膜１４
と半導体層１５およびソース、ドレイン電極Ｓ、Ｄとを
積層して構成したメモリトランジスタＴｌｏの上に、電
荷蓄積機能のない上部ゲート絶縁膜１７と上部ゲート電
極Ｇ２゜とを積層して、前記半導体層１５およびソース
、ドレイン電極Ｓ、ＤをメモリトランジスタＴ、。と共
用する２つの選択トランジスタＴ２゜、Ｔ２゜を構成し
たものである。

この薄膜トランジスタメモリは、メモリトランジスタＴ
１ｏと選択用薄膜トランジスタＴ２ｏ、Ｔ２゜とを積層
して構成したものであるから、メモリトランジスタＴ１
ｏと選択トランジスタＴ２．．　Ｔ２ｏとで構成される
トランジスタメモリの素子面積を小さくして集積度を上
げることができる。またこの薄膜トランジスタメモリで
は、前記半導体層１５およびソース、ドレイン電極Ｓ、
ＤをメモリトランジスタＴ１ｏと選択トランジスタＴ　
２０＋　７２．とに共用しているため、前述したような
少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
１１上に半導体層１５の一部分に対向させて突出膜１２
を形成し、この基板１１上に前記突出膜１２を乗越えさ
せて形成した下部ゲートラインＧ　Ｌ　、ｏの突出膜乗
越え部を下部ゲート電極Ｇ１゜とじて、下部ゲート絶縁
膜１４の下部ゲート電極Ｃ１ｏと対向する部分をメモリ
領域とするとともに、前記下部ゲートラインＧ　Ｌ　、
。および下部ゲート電極ＧＩＧの上に、下部ゲートライ
ンＧＬ１゜を厚く覆い下部ゲート電極ＧＩＧは薄く覆う
平坦化絶縁膜１３を形成して、この平坦化絶縁膜１３の
上に下部ゲート絶縁膜１４を形成することにより、半導
体層１５のメモリ領域対応部分以外の部分と下部ゲート
ラインＧＬ、ｏとの間の絶縁層（平坦化絶縁膜１３と下
部ゲート絶縁膜１４）の層厚を厚膜くし、さらに、半導
体層１５と上部ゲート電極Ｇ２０との間の上部ゲート絶
縁膜１７を、半導体層１５の全体を覆う下層絶縁膜１７
ａとその表面全体に形成したエツチングストッパ用絶縁
膜１７ｂとその上に前記メモリ領域に対応させて形成し
た上層絶縁膜１７ｃとからなる積層膜とすることにより
、この上部ゲート絶縁膜１７の膜厚を半導体層１５のメ
モリ領域対応部分の上において厚くしているため、半導
体層１５の選択トランジスタＴ２０領域とメモリトラン
ジスタＴ１ｏのゲート電極である下部ゲート電極Ｇ１゜
との間（下部ゲートラインＧ　Ｌ　、ｏとの間）、およ
び半導体層１５のメモリトランジスタＴ１ｏ領域（下部
ゲート絶縁膜１４のメモリ領域に対応する部分）と選択
トランジスタＴ２Ｇ＋　Ｔ　２０のゲート電極である上
部ゲート電極Ｇ２ｏとの間をそれぞれ確実に絶縁分離す
ることができる。

したがって、この薄膜トランジスタメモリによれば、選
択トランジスタＴＩＯがメモリトランジスタＴ１ｏのゲ
ート電極（下部ゲート電極）Ｇ＋ｏに印加するゲート電
圧の影響で誤動作することはなく、また、メモリトラン
ジスタＴＩＯが選択トランジスタＴ２０．Ｔ、Ｏのゲー
ト電極（上部ゲート電極）Ｇ２０に印加するゲート電圧
の影響で誤動作することもないから、半導体層１５およ
びソース、ドレイン電極Ｓ、Ｄを共用するメモリトラン
ジスタＴ１ｏと選択トランジスタＴ２ｏ、Ｔ２ｏとを積
層して構成したものでありながら、メモリトランジスタ
Ｔ、ｏと選択トランジスタＴ２ｏ、Ｔ２ｏとをそれぞれ
正常に動作させて安定した書込み、消去、読出しを行な
うことができる。

しかもこの薄膜トランジスタメモリでは、前記上部ゲー
ト絶縁膜１７を、下層絶縁膜１７ａの表面全体にエツチ
ングストッパ用絶縁膜１７ｂを形成しその上に上層絶縁
膜１７ｃを形成した積層膜としているため、上層絶縁膜
１７を前記メモリ領域に対応する形状にバターニングす
るエツチング時に下層絶縁膜１７ａがダメージを受ける
ことはなく、したがって、膜厚を半導体層１５のメモリ
領域対応部分の上において厚くした上部ゲート絶縁膜１
７を歩留よく形成して、薄膜トランジスタメモリの信頼
性を向上させることができる。

また、この薄膜トランジスタメモリでは、上部ゲート絶
縁膜１７のソース、ドレイン電極Ｓ、　　Ｄのほぼ中央
に対向する位置から外側の部分の膜厚も厚くしているた
め、上部ゲート電極Ｇ２０とソース、ドレイン電極Ｓ、
Ｄとの間の絶縁耐圧も十分である。

なお、前記実施例の薄膜トランジスタメモリは、１つの
メモリトランジスタＴ１ｏに対して２つの選択トランジ
スタＴ２ｏを備えたものであるが、本発明は、１つのメ
モリトランジスタに対して１つの選択トランジスタを備
えた薄膜トランジスタメモリにも適用できる。

第６図〜第８図は本発明の第２の実施例を示している。

この実施例の薄膜トランジスタメモリは、１つのメモリ
トランジスタＴ１ｏに対して１つの選択トランジスタＴ
２ｏを備えたもので、第６図および第７図は薄膜トラン
ジスタメモリの断面図および平面図であり、第８図は薄
膜トランジスタメモリの等価回路′図である。

この実施例の薄膜トランジスタメモリは、メモリトラン
ジスタＴ１ｏのゲート電極である下部ゲート電極ＧＩＯ
の下の突出膜１２を、基板１１上に半導体層１５のほぼ
一部分の領域に対向させて形成することにより、この突
出膜１２を乗越えさせて基板１１上に形成した下部ゲー
トラインＧ　Ｌ　１ｏの突出膜乗越え部からなる下部ゲ
ート電極ＧＩＯを半導体層１５のほぼ一部分の領域に対
向させて、下部ゲート絶縁膜１４の下部ゲート電極Ｇ１
゜と対向する部分をメモリ領域としたもので、下部ゲー
ト絶縁膜１４は、基板１１上に下部ゲートラインＧ　Ｌ
　、Ｏを厚く覆い下部ゲート電極Ｇ１゜は薄く覆う厚さ
に形成した平坦化絶縁膜１３の上に形成されている。ま
た、選択トランジスタＴ２ｏのゲート電極である上部ゲ
ート電極Ｇ２０は、半導体層１５の全体に対向させて形
成されており、上部ゲート絶縁膜１７は、半導体層１５
の全体を覆う下層絶縁膜１７ａとその表面全体に形成し
たエツチングストッパ用絶縁膜１７ｂとその上に前記メ
モリ領域に対応させて形成した上層絶縁膜１７ｃとから
なる、膜厚を前記メモリ領域に対応する部分の上におい
て厚くした積層膜とされている。そして、メモリトラン
ジスタＴ１ｏは、下部ゲート電極ＧＩＯと、弔坦化絶縁
膜１３および下部ゲート絶縁膜１４と、半導体層１５お
よびソース、ドレイン電極Ｓ、　　Ｄとによって構成さ
れ、選択トランジスタＴ２ｏは、前記半導体層１５およ
びソース、ドレイン電極ＳＤと、上部ゲート絶縁膜］７
の薄膜部分と、上部ゲート電極Ｇ２０とによって構成さ
れている。

なお、この実施例の薄膜トランジスタメモリは、選択ト
ランジスタＴ２゜を１つとしただけで、基本的な構成は
前記第１の実施例と変わらないから、詳細な構造の説明
は図に同符号を付して省略する。

また、この実施例の薄膜トランジスタメモリの書込み、
消去、読出しは、第１の実施例の薄膜トランジスタメモ
リと同様にして行なうことができる。

〔発明の効果〕

本発明の薄膜トランジスタメモリは、下部ゲート電極と
電荷蓄積機能をもつ下部ゲート絶縁膜と半導体層および
ソース、ドレイン電極とを積層して構成したメモリ用薄
膜トランジスタの上に、電荷蓄積機能のない上部ゲート
絶縁膜と上部ゲート電極とを積層して、前記半導体層お
よびソース。

ドレイン電極をメモリ用薄膜トランジスタと共用する選
択用薄膜トランジスタを構成したものであり、この薄膜
トランジスタメモリは、メモリ用薄膜トランジスタと選
択用薄膜トランジスタとを積層して構成したものである
から、メモリ用薄膜トランジスタと選択用薄膜トランジ
スタとで構成されるトランジスタメモリの素子面積を小
さくして集積度を上げることができるし、また前記半導
体層およびソース、ドレイン電極をメモリ用薄膜トラン
ジスタと選択用薄膜トランジスタとに共用しているため
、少ない工程数で容易に製造することができる。

そして、この薄膜トランジスタメモリにおいては、基板
上に半導体層の一部分に対向させて突出膜を形成し、前
記基板上に前記突出膜を乗越えさせて形成した下部ゲー
トラインの突出膜乗越え部を前記下部ゲート電極とする
ことにより、下部ゲート絶縁膜の下部ゲート電極と対向
する部分をメモリ領域とするとともに、下部ゲートライ
ンおよび下部ゲート電極の上に、下部ゲートラインを厚
く覆い下部ゲート電極は薄く覆う平坦化絶縁膜を形成し
て、この平坦化絶縁膜の上に下部ゲート絶縁膜を形成す
ることにより、半導体層のメモリ領域対応部分以外の部
分と下部ゲートラインとの間の絶縁層（平坦化絶縁膜と
下部ゲート絶縁膜）の層厚を厚くし、さらに、半導体層
と上部ゲート電極との間の上部ゲート絶縁膜を、半導体
層の全体を覆う下層絶縁膜とその表面全体に形成したエ
ツチングストッパ用絶縁膜とその上に前記メモリ領域に
対応させて形成した上層絶縁膜とからなる積層膜とする
ことにより、この上部ゲート絶縁膜の膜厚を半導体層の
メモリ領域対応部分の上において厚くしているため、半
導体層の選択用薄膜トランジスタ領域（下部ゲート絶縁
膜のメモリ領域以外の領域に対応する部分）とメモリ用
薄膜トランジスタのゲート電極である下部ゲート電極と
の間（下部ゲートラインとの間）、および半導体層のメ
モリ用薄膜トランジスタ領域（下部ゲート絶縁膜のメモ
リ領域に対応する部分）と選択用薄膜トランジスタのゲ
ート電極である上部ゲート電極との間をそれぞれ確実に
絶縁分離することができる。

したがって、この薄膜トランジスタメモリによれば、選
択用薄膜トランジスタがメモリ用薄膜トランジスタのゲ
ート電極（下部ゲート電極）に印加するゲート電圧の影
響で誤動作することはなく、また、メモリ用薄膜トラン
ジスタが選択用薄膜トランジスタのゲート電極（上部ゲ
ート電極）に印加するゲート電圧の影響で誤動作するこ
ともないから、半導体層およびソース、ドレイン電極を
共用するメモリ用薄膜トランジスタと選択用薄膜トラン
ジスタとを積層して構成したものでありながら、メモリ
用薄膜トランジスタと選択用薄膜トランジスタとをそれ
ぞれ正常に動作させて安定した書込み、消去、読出しを
行なうことができる。

しかも本発明では、前記上部ゲート絶縁膜を、下層絶縁
膜の表面全体にエツチングストッパ用絶縁膜を形成しそ
の上に上層絶縁膜を形成した積層膜としているため、上
層絶縁膜を前記メモリ領域に対応する形状にバターニン
グするエツチング時に下層絶縁膜がダメージを受けるこ
とはなく、したがって、膜厚を半導体層のメモリ領域対
応部分の上において厚くした前記上部ゲート絶縁膜を歩
留よく形成して、薄膜トランジスタメモリの信頼性を向
上させることができる。

【図面の簡単な説明】

第１図〜第５図は本発明の第１の実施例を示したもので
、第１図および第２図は薄膜トランジスタメモリの断面
図および平面図、第３図は薄膜トランジスタメモリの製
造工程図、第４図は平坦化絶縁膜の他の形成方法を示す
工程図、第５図は薄膜トランジスタメモリの等価回路図
である。第６図〜第８図は本発明の第２の実施例を示し
たもので、第６図および第７図は薄膜トランジスタメモ
リの断面図および平面図、第８図は薄膜トランジスタメ
モリの等価回路図である。第９図は従来の薄膜トランジ
スタメモリの等価回路図である。 １１・・・基板、Ｔｌｏ・・・メモリ用薄膜トランジス
タ、Ｔ２゜・・・選択用薄膜トランジスタ、１２・・・
突出膜、Ｇ　Ｌ　、。・・・下部ゲートライン、Ｃｙ＋
ｏ・・・下部ゲート電極、１３・・・平坦化絶縁膜、１
４・・・下部ゲート絶縁膜、１５・・・半導体層、１６
・・・オーミックコンタクト層、Ｓ・・・ソース電極、
Ｄ・・・ドレイン電極、１７・・・上部ゲート絶縁膜、
１７ａ・・・下層絶縁膜、１７ｂ・・・エツチングスト
ッパ用絶縁膜、１７ｃ・・上層絶縁膜、Ｇ２ｏ・・・上
部ゲート電極。

Claims (1)

【特許請求の範囲】
1. 絶縁性基板上に形成された下部ゲート電極と、この下部
   ゲート電極を覆って前記基板上に形成された電荷蓄積機
   能をもつ下部ゲート絶縁膜と、この下部ゲート絶縁膜の
   上に形成された半導体層と、この半導体層の両側部の上
   に形成されたソース、ドレイン電極と、前記半導体層お
   よびソース、ドレイン電極の上に形成された電荷蓄積機
   能のない上部ゲート絶縁膜と、この上部ゲート絶縁膜の
   上に形成された上部ゲート電極とを備え、前記下部ゲー
   ト電極と下部ゲート絶縁膜と半導体層およびソース、ド
   レイン電極とでメモリ用薄膜トランジスタを構成し、前
   記半導体層およびソース、ドレイン電極と上部ゲート絶
   縁膜と上部ゲート電極とで選択用薄膜トランジスタを構
   成するとともに、前記基板上に前記半導体層の一部分に
   対向させて突出膜を形成し、前記基板上に前記突出膜を
   乗越えさせて形成した下部ゲートラインの突出膜乗越え
   部を前記下部ゲート電極として、前記下部ゲート絶縁膜
   の前記下部ゲート電極と対向する部分をメモリ領域とし
   、前記下部ゲート絶縁膜は、前記基板上に前記下部ゲー
   トラインを厚く覆い前記下部ゲート電極は薄く覆う厚さ
   に形成した平坦化絶縁膜の上に形成し、かつ前記上部ゲ
   ート電極は前記半導体層の全体に対向させて形成すると
   ともに、前記上部ゲート絶縁膜を、前記半導体層の全体
   を覆う下層絶縁膜と、この下層絶縁膜の表面全体に形成
   されたエッチングストッパ用絶縁膜と、このエッチング
   ストッパ用絶縁膜の上に前記メモリ領域に対応させて形
   成された上層絶縁膜とからなる積層膜としたことを特徴
   とする薄膜トランジスタメモリ。