JPH03255648A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビルディングブロック方式あるいは゛ゲートア
レイ方式により配線設計された半導体集積回路装置に関
する。

〔従来の技術〕

ビルディングブロック方式やゲートアレイ方式で配線設
計された半導体集積回路は、いくつかの機能ブロックに
より構成され、それぞれのブロックの配置及びブロック
間の配線は全て、ＣＡＤを利用した自動配置配線のプロ
グラムによって行われる。この基本単位となる機能ブロ
ックは、普通、入力端子と出力端子をもち、プログラム
のデータベース上に定義しである。また、この集積回路
の配線及びレイアウトは、ブロック間の接続情報すなわ
ち回路接続情報に従って、その端子間を自動配線で結び
設計される。このような自動配置配線システムにおいて
は、各機能ブロック間の配線はあらかじめ与えられてい
る回路接続情報に記述された事項に対し忠実に行われ、
その情報にない配線ネットは絶対に発生されることはな
く、しかも、発生される配線のアートワークパターンは
、多くの場合冗長で、不合理なものである。これはアナ
ログ信号を取り扱うアナログ回路のレイアウトにとって
非常に好ましくないこととなる。第５図はデコーダ回路
を省いた３Ｘ３　（３人力３出力）クロスポイントスイ
ッチの回路図、第６図（ａ）は６×６（６人力６出力）
クロスポイントスイッチの回路−例を示すレイアウト図
である。この３×３（３人力３出力）クロスポイントの
回路は、第３図に示すように、端子定義を従来からの手
法で定義しである。つまり、１つの信号線は、入力端子
あるいは出力端子どちらか一方に定義される。すなわち
、１〜３はアナログ入力端子、４〜６はアナログ出力端
子、７〜１５はスイッチ１６０１〜１６０９のコントロ
ール入力端子である。この３×３り□スポイントスイッ
チをブロックとして定義し、自動配置配線によって６Ｘ
６（６人力６出力）クロスポイントスイッチをレイアウ
トすると第６図（ａ）に示すようなレイアウトなる。

この６×６クロスポイントスイツチの第６図（ａ）にお
いて７ａ、７ｂ、７ｃ、７ｄは第５図に示す３×３クロ
スポイントスイツチのブロックであり、ビルディングブ
ロック方式やゲートアレイ方式の半導体集積回路の一機
能ブロックとして既にブロック内の回路レイアウトは完
成している。

そしてｌａ、２ａ、３ａはアナログ入力端子で第５図の
１．２．３に相当し、４ａ、５ａ、６ａはアナログ出力
端子で第５図の４．５．６に相当する。また、１ｂ〜６
ｂ、ｌｃ〜６ｃ、ｌｄ〜６ｄも同様、第５図の１〜６に
相当する。さらに、１８〜２３は電極パッドであり、か
つ６×６クロスポイントスイツチのアナログ入力端子と
なる。

２４〜２９は電極パッドであり、かつ６×６クロスポイ
ントスイツチのアノログ出力端子となる。

このレイアウトで問題となるのはアナログ信号路の冗長
な配線ネットである。たとえば、端子１ａと１ｂ及び電
極パッド１８を結ぶ配線ネットにおいて、パッド１８と
端子１ｂを結ぶ配線パターンは端子１ａと端子１ｂを結
ぶことによってもって短くすることが可能である。が、
多くの自動配線フログラムはそのような合理的な配線は
してくれない。時には、パッド２０と端子３ａ及び端子
３ｂのネットにみられるように短い配線パターンが発生
することもあるが、通常、自動配線の過程によりどのよ
うな配線パターンになるかはまったく予想がつかない。

このような冗長な配線パターンはアナログ信号回路の場
合には、そのインピーダンスを大きくしてしまうばかり
でなく、信号路間のクロストーク特性を劣化させるので
、アナログ回路機能をもつブロックにとって非常に好ま
しくない。また、この配線性をよくするために、１つの
信号端子について２個以上の等価端子を設けるという手
法があるが、これを用いた場合、配線ネットの冗長性は
どうなるであろうか検討してみる。

第６図（ｂ）は６Ｘ６（６人力、６出力）クロスポイン
トスイッチの回路の他の例を示すレイアウト図である。

たとえば端子１ａに関して、第４図（ｂ）に示すように
、第６図（ａ）に示された位置の対辺に等価端子１ａ、
を設けたとする。すると、新たに設けた端子１ａと端子
１ｂとは、より接近し、その間に配線パターンが発生さ
れれば、端子１ａと端子１ｂは非常に合理的なパターン
で結ばれることになる。しかし、パッド１８と端子１ａ
及び端子１ｂとを結ぶ配線ネットは、配線プログラム上
１つなので、第６図（ａ）に示されたようなパッド１８
と端子１ａとを結ぶ配線パターンは発生されず、結局、
第６図（ｂ）に示されるような配線ネットになる。従っ
て、パッド１８と端子１ａとの間は長くなり、上述の問
題を解決するまでに到らない。

〔発明が解決しようとする課題〕

上述した従来のゲートアレイ方式やビルディングブロッ
ク方式で自動設計された半導体集積回路におけるブロッ
クにおいて、従来の端子定義では上述のようにブロック
間の配線パターンやブロックと電極パッドとの間の配線
パターンは冗長で不合理なパターンになるので、信号路
のインピーダンス増加や信号路間のクロストーク特性の
劣化を招くという欠点がある。

本発明の目的は、かかる問題を解消する自動配線設計さ
れた半導体装置を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、半導体基板上に複数の
機能ブロックを配置し、この機能ブロック相互間及び機
能ブロックと電極パッドとの間を夫々配線される半導体
集積回路装置において、前記機能ブロックには１つの信
号線につき２個の同一等価端子を設け、この２個の同一
等価端子をそれぞれ入力端子及び出力端子と定義して配
線されることを特徴としている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すデコーダ回路を省いた
３×３クロスポイントスイツチの回路図である。ここで
、図中１〜３はアナログ入力端子、４〜６はアナログ出
力端子、７〜１５はスイッチ１６０１〜１６０９のコン
トロール入力端子である。そして１０１〜１０３は本発
明により追加したところのアナログ出力端子で、１〜３
のアナログ入力端子とそれぞれ電気的に等価である。１
０４〜１０６も同様、本発明により追加したところのア
ナログ入力端子であり、４〜６のアナログ出力端子とそ
れぞれ電気的に等価である。

第２図は第１図の３×３クロスポイントスイツチから６
×６クロスポイントスイツチにしたときのレイアウト図
である。この追加された端子をもつ３×３クロスポイン
トスイツチを、自動配置配線装置を使って６×６クロス
ポイントスイツチのレイアウト配置した例を第２図に示
す。この第２図において１０７ａ、１０７ｂ、１０７ｃ
、１０７ｄは第１図に示す３×３クロスポイントスイツ
チブロツクである。そしてｌａ、２ａ、３ａはアナログ
入力端子で第１図の１．２．３に相当し、４ａ。

５ａ、６ａはアナログ出力端子で第１図の４゜５．６に
相当する。さらに１０１ａ、１０２ａ。

１０３ａはアナログ出力端子で第１図の１０１゜１０２
．１０３に相当し、１０４ａ、１０５ａ。

１０６ａはアナログ入力端子で第１図の１０４゜１０５
．１０６に相当する。１８〜２９は電極パッドであり、
かつ６×６クロスポイントスイツチのアナログ入出力端
子となる。３０は第１配線メタル、３１は第２配線メタ
ルで両者は互いに異なった層に形成される。

第２図のレイアウトにおいて、配線パターンは非常に短
く、かつ合理的であることがわかる。例えば、端子１ａ
、１０１ａのようなブロック内の互いに対称な位置にあ
る２つの等価端子をそれぞれ入力端子、出力端子として
定義したことにより、従来１つの配線ネットにより配線
されていたものを複数のネットに分散することができた
ためであり、それによって配線されるべき端子どうしが
ごく接近して配置されたからである。

ここで、第２図においてパッド１８から端子１ａまでの
配線長を、例えば、０．３　ｗｎ、端子１０１ａから端
子１ｂまで配線長を０．２ｍｍとすると、パッド１８か
ら端子１ｂまでの配線ネットの全長は０．５ｍｍとなる
。他方従来のレイアウトである第４図（ａ）において、
パッド１８から端子１ｂまでの配線長を２ｍｍとすると
、配線長と抵抗値が比例するものとして計算すると、本
発明により抵抗値が１／４まで減少したことになる。な
お、ブロック内の配線長は考慮していないが、ブロック
内の配線抵抗は充分小さくなるようレイアウトがなされ
ているものとしている。

第３図は本発明の他の実施例を示すアナログスイッチの
回路図である。ここで、図中、２０１はＮＭＯ８）ラン
ジスタ、２０２はＰＭＯ８）ランジスタ、２０３，２０
４はインバータである。また２０５はアナログ入力端子
であり、２０６はスイッチのコントロール入力端子、２
０７はアナログ出力端子である。そして３０５が本発明
により追加されたところのアナログ出力端子であり、端
子２０５とは電気的に等価な端子である。

第４図はアナログデマルチプレクサの回路を示すレイア
ウト図である。このアナログスイッチを使って、４チヤ
ンネルのアナログデマルチプレクサを自動配置配線装置
によってレイアウトした例を第４図に示す。第４図にお
いて、３０６ａ〜３０６ｄは第３図に示すアナログスイ
ッチのブロックである。２０５ａ〜２０５ｄはアナログ
入力端子であり、第３図に示す端子２０５に相当する。

また２０７ａ〜２０７ｄはアナログ出力端子で、第３図
の端子２０７に相当し、３０５ａ〜３０５ｄはアナログ
出力端子で第３図に示す端子３０５に相当する。２０９
〜２１３は電極パッドであり４チヤンネルデマルチプレ
クサの入出力端子である。

ここで、参考に従来の回路の場合と比較してみる。第７
図は従来のアナログスイッチの回路図、第８図は第７図
のアナログスイッチを用いた４チヤンネルデマルチプレ
クサの回路を示すレイアウト図である。この第７図に示
すアナログスイッチ回路を利用した第８図のチャンネル
デマルチプレクサの回路を、自動配置配線装置で設計す
ると、第８図のような結果となる。この第８図における
パッド２０９と各スイッチの入力端子２０５ａ〜２０５
ｄを結ぶ配線ネットが、第４図のそれと較べ冗長になっ
ているのがわかる。

このことを具体的に説明すると、第４図において、パッ
ド２０９と端子２０５ａとの間の配線長を０．５ｍｍ、
また３０５ａと２０５ｂ、３０５ｂと２０５　ｃ、　３
０５　ｃと２０５ｄそれぞれの間の配線長を０．１　ｍ
ｍとすると、パッド２０９から端子２０５ｄまでの配線
の全長は０．８肛となる。一方策８図において、パッド
２０９と端子２０５ｄとの間の配線長を３ｍｍとすると
本発明によってパッド２０９と端子２０５ｄの間の抵抗
は概ね１／３に減少することになる。さらに、配線パタ
ーンの冗長度が小さくなった分、他の信号線との平定、
交差が減って耐ノイズ性やクロストーク特性の向上につ
ながるという利点がある。

〔発明の効果〕

以上説明したように本発明は、ゲートアレイ方式やビル
ディングブロック方式によって自動設計される半導体集
積回路における機能ブロックにおいて、１つの信号端子
に２個の等他端子を設け、それぞれを入力端子、出力端
子と定義することによって、ブロック間の配線パターン
あるいはブロックと電極パッド間の配線パターンの冗長
度を下げ、合理的な配線パターンを得られる効果がある
。そして、それは、特に、アナログ機能のブロックにと
っては、大変有利なものとなる。つまり、配線が短くし
かも合理的になることによってアナログ信号路のインピ
ーダンスを減少させ、信号路間のクロストーク特性を向
上させ、ディジタルブロックからのノイズを受けにくく
なるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデコーダ回路を省いた
３×３クロスポイントスイツチの回路図、第２図は第１
図の３×３クロスポイントスイツチから６×６クロスポ
イントスイツチにしたときのレイアウト図、第３図は本
発明の他の実施例をアナログスイッチの回路図、第４図
は第３図のアナログスイッチを利用したアナログデマル
チプレクサの回路を示すレイアウト図、第５図は従来の
デコーダ回路を省いた３×３クロスポイントスイツチを
示す回路図、第６図（ａ）は第５図の３×３クロスポイ
ントスイツチを利用して６×６クロスポイントスイツチ
にしたときのレイアウト図、第６図（ｂ）は６×６クロ
スポイントスイツチの回路の他の例を示すレイアウト図
、第７図は従来のアナログスイッチの回路図、第８図は
第７図のアナログスイッチを用いた４チヤンネルデマル
チプレクサの回路を示すレイアウト図である。

Claims (1)

【特許請求の範囲】
1. 　半導体基板上に複数の機能ブロックを配置し、この機
   能ブロック相互間及び機能ブロックと電極パッドとの間
   を夫々配線される半導体集積回路装置において、前記機
   能ブロックには１つの信号線につき２個の同一等価端子
   を設け、この２個の同一等価端子をそれぞれ入力端子及
   び出力端子と定義して配線されることを特徴とする半導
   体集積回路装置。